块 图解
(持续)
应用
20026902
函数的 描述
这 DS92LV1021A 是 一个 upgrade 至 这 ds92lv1021. 这
DS92LV1021A 非 变长 有 一个 电源-向上 sequence 需要-
ment. 像 这 ds92lv1021, 这 DS92LV1021A 是 一个 10-位
Serializer 设计 至 transmit 数据 在 一个 差别的 后面的-
平面 在 时钟 speeds 从 16 至 40mhz. 它 将 也 是 使用
至 驱动 数据 在 Unshielded Twisted 一双 (utp) 缆索.
这 DS92LV1021A 能 是 使用 和 任何 的 National’s 10-位
BLVDS Deserializers (ds92lv1212a 为 例子) 和 有
三 起作用的 states 的 运作: initialization, 数据 转移,
和 resynchronization; 和 二 被动的 states: Powerdown
和 触发-状态.
这 下列的 sections describe 各自 起作用的 和 被动的
状态.
Initialization
在之前 数据 能 是 transferred, 这 Serializer 必须 是 最初的-
ized. Initialization 谈及 至 同步 的 这 Serializer’s
PLL 至 一个 local 时钟.
当 V
CC
是 应用 至 这 serializer, 这 输出 是 使保持 在
触发-状态 和 内部的 电路系统 是 无能 用 在-碎片
电源-在 电路系统. 当 V
CC
reaches V
CC
OK (2.5v) 这
Serializer’s PLL begins locking 至 这 local 时钟. 这 local
时钟 是 这 transmit 时钟, tclk, 提供 用 这 源
ASIC 或者 其它 设备.
Once 这 PLL locks 至 这 local 时钟, 这 Serializer 是 准备好
至 send 数据 或者 同步 patterns, 取决于 在 这 水平 的
这 SYNC1 和 SYNC2 输入. 这 同步 模式 是 com-
posed 的 六 ones 和 六 zeros 切换 在 这 输入 时钟
比率.
控制 的 这 同步 管脚 是 left 至 这 用户. 一个 recommen-
dation 是 一个 直接 反馈 循环 从 这 锁 管脚. 下面 所有
circumstances, 这 Serializer stops sending 同步 patterns
之后 两个都 同步 输入 返回 低.
数据 转移
之后 initialization, 这 Serializer 输入 DIN0–DIN9 将 是
使用 至 输入 数据 至 这 serializer. 数据 是 clocked 在 这
Serializer 用 这 TCLK 输入. 这 边缘 的 TCLK 使用 至
strobe 这 数据 是 可选择的 通过 这 tclk_r/f 管脚.
tclk_r/f 高 选择 这 rising 边缘 为 clocking 数据 和
低 选择 这 下落 边缘. 如果 也 的 这 同步 输入 是
高 为 5*TCLK 循环, 这 数据 在 din0-din9 是 ignored
regardless 的 这 时钟 边缘.
一个 开始 位 和 一个 停止 位, appended 内部, 框架 这 数据
位 在 这 寄存器. 这 开始 位 是 总是 高 和 这 停止
位 是 总是 低. 这 开始 和 停止 位 函数 作 这
embedded 时钟 位 在 这 串行 stream.
Serialized 数据 和 时钟 位 (10+2 位) 是 transmitted
从 这 串行 数据 输出 (做
±
) 在 12 时间 这 TCLK
频率. 为 例子, 如果 TCLK 是 40 mhz, 这 串行 比率 是
40 x 12 = 480 Mega 位 每 第二. 自从 仅有的 10 位 是
从 输入 数据, 这 串行 “payload” 比率 是 ten 时间 这
TCLK 频率. 为 instance, 如果 TCLK = 40 mhz, 这 支付-
加载 数据 比率 是 40 x 10 = 400 mbps. TCLK 是 提供 用
这 数据 源 和 必须 是 在 这 范围 的 16 MHz 至 40
MHz 名义上的.
这 输出 (做
±
) 能 驱动 一个 backplane 或者 一个 要点-至-要点
连接. 这 输出 transmit 数据 当 这 使能 管脚
(den) 是 高, PWRDN 是 高, 和 SYNC1 和 SYNC2 是
低. 这 DEN 管脚 将 是 使用 至 触发-状态 这 输出
当 驱动 低.
完美的 越过 要点
这 完美的 越过 要点 是 这 最好的 情况 开始 和 停止 要点
为 一个 normalized 位. 各自 完美的 越过 要点 是 建立 用
dividing 这 时钟 时期 用 twelve--二 时钟 位 加 ten
数据 位. 为 例子, 一个 40 MHz 时钟 有 一个 时期 的 25ns.
这 25ns 分隔 用 12 位 是 大概 2.08ns. 这个
意思 那 各自 位 宽度 是 大概 2.08ns, 和 这
完美的 越过 点 出现 每 2.08ns. 为 一个 graphical
描述, 请 看
图示 9
.
Resynchronization
这 Deserializer 锁 管脚 驱动 低 indicates 那 这
Deserializer PLL 是 锁 至 这 embedded 时钟 边缘. 如果
这 Deserializer loses 锁, 这 锁 输出 将 go 高 和
这 输出 (包含 rclk) 将 是 触发-状态.
这 锁 管脚 必须 是 监控 用 这 系统 至 发现 一个
丧失 的 同步, 和 这 系统 必须 decide 如果 它 是
需要 至 脉冲波 这 Serializer SYNC1 或者 SYNC2 管脚 至
resynchronize. 那里 是 多样的 approaches 可能. 一个
推荐 是 至 提供 一个 反馈 循环 使用 这
DS92LV1021A
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