AD7891
–4– rev. 一个
定时 特性
1, 2
参数 一个, b, y 版本 单位 测试 情况/comments
t
CONV
1.6
µ
s 最大值 转换 时间
并行的 接口
t
1
0 ns 最小值
CS
至
RD
/
WR
建制 时间
t
2
35 ns 最小值 写 pulsewidth
t
3
25 ns 最小值 数据 有效的 至 写 建制 时间
t
4
5 ns 最小值 数据 有效的 至 写 支撑 时间
t
5
0 ns 最小值
CS
至
RD
/
WR
支撑 时间
t
6
35 ns 最小值
CONVST
Pulsewidth
t
7
55 ns 最小值
EOC
Pulsewidth
t
8
35 ns 最小值 读 pulsewidth
t
9
3
25 ns 最小值 数据 进入 时间 之后 下落 边缘 的
RD
t
10
4
5 ns 最小值 总线 relinquish 时间 之后 rising 边缘 的
RD
30 ns 最大值
串行 接口
t
11
30 ns 最小值
RFS
低 至 sclk 下落 边缘 建制 时间
t
12
3
20 ns 最大值
RFS
低 至 数据 有效的 延迟
t
13
25 ns 最小值 sclk 高 pulsewidth
t
14
25 ns 最小值 sclk 低 pulsewidth
t
15
3
5 ns 最小值 sclk rising 边缘 至 数据 有效的 支撑 时间
t
16
3
15 ns 最大值 sclk rising 边缘 至 数据 有效的 延迟
t
17
20 ns 最小值
RFS
至 sclk 下落 边缘 支撑 时间
t
18
4
0 ns 最小值 总线 relinquish 时间 之后 rising 边缘 的
RFS
30 ns 最大值
t
18A
4
0 ns 最小值 总线 relinquish 时间 之后 rising 边缘 的 sclk
30 ns 最大值
t
19
20 ns 最小值
TFS
低 至 sclk 下落 边缘 建制 时间
t
20
15 ns 最小值 数据 有效的 至 sclk 下落 边缘 建制 时间
t
21
10 ns 最小值 数据 有效的 至 sclk 下落 边缘 支撑 时间
t
22
30 ns 最小值
TFS
低 至 sclk 下落 边缘 支撑 时间
注释
1
样本 测试 在 最初的 释放 和 之后 任何 redesign 或者 处理 改变 那 将 影响 这个 参数. 所有 输入 信号 是 量过的 和 tr = tf = 1 ns (10% 至
90% 的 +5 v) 和 安排时间 从 一个 电压 水平的 的 +1.6 v.
2
看 计算数量 2, 3 和 4.
3
量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 一个 输出 至 交叉 0.8␣ v 或者 2.4␣ v.
4
这些 时间 是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5␣ v 当 承载 和 这 电路 的 图示 1. 这 量过的 号码 是 然后
extrapolated 后面的 至 除去 这 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间 quoted 在 这 定时 特性 是 这 真实 总线
relinquish 时间 的 这 部分 和 作 此类 是 独立 的 外部 总线 加载 capacitances.
规格 主题 至 改变 没有 注意.
1.6ma
200
一个
+1.6v
至
输出
管脚
50pF
图示 1. 加载 电路 为 进入 时间 和 总线 relinquish 时间
: 点此下载
