smart 5 激励 块 记忆 家族
E
8
进步 信息
表格 2. 管脚 描述
(持续)
标识 类型 名字 和 函数
WP# 输入
写 保护:
提供 一个 方法 为 unlocking 这 激励 块 和 一个 逻辑
水平的 信号 在 一个 系统 没有 一个 12 v 供应.
当 wp# 是 在 逻辑 低, 这 激励 块 是 锁
, 阻止 程序 和
擦掉 行动 至 这 激励 块. 如果 一个 程序 或者 擦掉 运作 是 attempted
在 这 激励 块 当 wp# 是 低, 这 相应的 状态 位 (位 4 为
程序, 位 5 为 擦掉) 将 是 设置 在 这 状态 寄存器 至 表明 这 运作
failed.
当 wp# 是 在 逻辑 高, 这 激励 块 是 unlocked
和 能 是
编写程序 或者 erased.
便条:
这个 特性 是 overridden 和 这 激励 块 unlocked 当 rp# 是 在
V
HH
. 这个 管脚 能 不 是 left floating. 因为 这 8-mbit 44-psop 包装 做
不 有 足够的 管脚, 它 做 不 包含 这个 管脚 和 因此 12 v 在 rp# 是
必需的 至 unlock 这 激励 块. 看 部分 3.3 为 详细信息 在 写 保护.
BYTE# 输入
byte# 使能:
configures whether 这 设备 运作 在 字节-宽 模式 (x8)
或者 文字-宽 模式 (x16). 这个 管脚 必须 是 设置 在 电源-向上 或者 返回 从 深的
电源-向下 和 不 changed 在 设备 运作. byte# 管脚 必须 是
控制 在 cmos 水平 至 满足 这 cmos 电流 规格 在 备用物品
模式.
当 byte# 是 在 逻辑 低, 这 字节-宽 模式 是 使能
, 在哪里 数据 是
读 和 编写程序 在 dq
0
–DQ
7
和 dq
15
/一个
–1
变为 这 最低 顺序
地址 那 decodes 在 这 upper 和 更小的 字节. dq
8
–DQ
14
是 触发-陈述
在 这 字节-宽 模式.
当 byte# 是 在 逻辑 高, 这 文字-宽 模式 是 使能
, 在哪里 数据 是
读 和 编写程序 在 dq
0
–DQ
15
.
不 适用 至 28f004b5.
V
CC
设备 电源 供应:
5.0 v
±
10%
V
PP
程序/擦掉 电源 供应:
为 erasing 记忆 排列 blocks 或者
程序编制 数据 在 各自 块, 一个 电压 也 的 5 v
±
10% 或者 12 v
±
5% 必须
是 应用 至 这个 管脚. 当 v
PP
< v
PPLK
所有 blocks 是 锁 和 保护
相反 程序 和 擦掉 commands.
地
地面:
为 所有 内部的 电路系统.
NC
非 连接:
管脚 将 是 驱动 或者 left floating.
2.2 Pinouts
intel’s smart 5 激励 块 architecture 提供
upgrade paths 在 各自 包装 引脚 向上 至 这
8-mbit 密度. 这 44-含铅的 psop 引脚 跟随
这 工业-标准 只读存储器/非易失存储器 引脚, 作
显示 在
图示 1. 设计 和 空间 concerns
应当 考虑 这 48-含铅的 引脚 显示 在
图示 2. 产品 使用 一个 8-位 总线 能 使用
这 40-含铅的 tsop, 这个 是 有 为 这 4-mbit
设备 仅有的.
pinouts 为 这 相应的 2-, 4-, 和 8-mbit
组件 是 提供 在 这 一样 图解 为
便利的 涉及. 2-mbit pinouts 是 给 在
这 碎片 illustration 在 这 中心, 和 4-mbit 和
8-mbit pinouts going outward 从 这 中心.
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