sprs087e −二月 1999 − 修订 january 2004
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pll 和 时钟 振荡器 控制
这 时钟 模式 控制 管脚 是 解码 在 四 运算的 模式 作 显示 在 图示 4. 这些 模式
控制 时钟 分隔 ratios, 振荡器, 和 pll 电源 (看 表格 1).
当 一个 外部 时钟 输入 或者 结晶 是 连接, 这 opposite unused 输入 是 simply grounded. 一个 xor
门 然后 passes 一个 的 这 二 信号 来源 至 这 pll 平台. 这个 准许 这 直接 injection 的 一个 时钟
涉及在 extclk, 或者 1−20 mhz crystals 和 陶瓷的 resonators 和 这 振荡器 电路. 这 二 时钟
来源 包含:
一个 结晶 振荡器电路, 在哪里 一个 结晶 或者 陶瓷的 共振器 是 连接 横过 这 xout 和 xin 管脚
和 extclk 是 grounded.
一个 外部 时钟 输入, 在哪里 一个 外部 时钟 源 是 直接地 连接 至 这 extclk 管脚, 和 xout
是 left unconnected 和 xin 是 grounded.
当这 pll 是 initially started, 它 enters 一个 transitional 模式 在 这个 这 pll acquires 锁 和 这 输入
信号.once 这 pll 是 锁, 它 持续 至 追踪 和 维持 同步 和 这 输入 信号. 这 pll
是 一个 简单的 x5 涉及 乘法器 和 绕过 和 电源 控制.
这 时钟 分隔物, 下面 cpu 控制, 减少 这 时钟 涉及 用 1 (maxspeed), 1/16 (lopower), 或者
时钟停止 (idle2). wake-向上 从这 idle2 状态 是 accomplished 用 一个 重置
或者 中断 管脚 逻辑-低 状态.
一个 分隔-用-二 tms320c31 相等的 模式 的 运作 是 也 提供. 在 这个 情况, 这 时钟 输出
涉及 是更远 分隔 用 二 和 时钟 同步 正在 决定 用 这 定时 的 重置
下落
相关的 至 这 呈现 h1/h3 状态.
时钟 分隔物PLL时钟 和 结晶 osc
CLKMD1
CLKMD0
pll pwr 和 绕过
振荡器 使能
c31 div2 模式
LOWPOWER
maxspeed/
IDLE2
cpu 时钟
1/2
U
M
X
x1, 1/16, 止
Á
XOR
SEL
X
U
M
PLLX5
EXTCLK
XIN
XOUT
RFS1
图示 4. 时钟 一代
表格 1. 时钟 模式 选择 管脚
CLKMD0 CLKMD1 反馈 PLLPWR 比率 注释
0 0 止 止 1 全部地 静态的, 非常 低 电源
0 1 在 止 1/2 振荡器 使能
1 0 在 止 1 振荡器 使能
1 1 在 在 5 2 毫安 @ 60 mhz, 1.8 v pll 电源. 振荡器 使能
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