altera 公司 2–5
8月 2005 配置 handbook, 容积 2
增强 配置 设备 (epc4, epc8 &放大; epc16) 数据 薄板
在 增加 至 transmitting configuration 数据 至 这 fpgas, 这
配置 电路 是 也 有责任 为 pausing 配置
whenever 那里 是 insufficient 数据 available 为 transmission. 这个 occurs
当 这 flash 读 带宽 是更小的 比 这 配置 写
带宽. 配置 是paused 用 stopping 这
DCLK
至 这 fpga,
当 waiting 为 数据 至 是 读 从 这 flash 或者 为 数据 至 是
decompressed. 这个 technique 是 called “pausing
DCLK
.”
这 增强 配置 设备 flash memories 特性 一个 90-ns 进入
时间 (大概 10 mhz). hence,这 flash 读 带宽 是 限制
至 关于 160 megabits 每 第二 (mbps) (16-位 flash 数据 总线,
DQ[]
, 在
10 mhz). 不管怎样, 这 配置speeds supported 用 altera fpgas
是 更 高等级的 和 translate 至 high 配置 写 带宽.
为 instance, 100-mhz stratix fpp 配置 需要 数据 在 这 比率
的 800 mbps (8-位
DATA[]
总线 在 100 mhz). 这个 是 更 高等级的 比 这
160 mbps 这 flash 记忆 能 支持, 和 是 这 限制的 因素 为
配置 时间. 压缩 增加 这 有效的 flash 读
带宽 自从 这 一样 数量 的配置 数据 takes 向上 较少
空间 在 这 flash 记忆 之后 压缩. 自从 stratix 配置
数据 压缩 ratios 是 大概 二, 这 有效的 读
带宽 doubles 至 关于 320 mbps.
最终, 这 configuration 控制 也 毫安nages errors 在
配置. 一个
conf_完毕
错误 occurs 当 这 fpga 做 不 de-
assert 它的
conf_完毕
信号 在里面 64 dclk cycles 之后 这 last 位 的
配置 数据 是 transmitted. 当 一个
conf_完毕
错误 是 发现,
这 控制 脉冲 这
OE
线条 低, 这个 pulls
nSTATUS
低 和
triggers 另一 配置 循环.
一个 cyclic 多余 审查 (crc) error occurs 当 这 fpga 发现
corruption 在 这 配置 数据. th是 corruption 可以 是 一个 结果 的
噪音 连接 在 这 板 此类作 poor 信号 integrity 在 这
配置 信号. 当 这个 error 是 signaled 用 这 fpga (用
驱动 这
nSTATUS
线条 低), 这 控制 stops 配置. 如果 这
自动-重新开始 配置 之后 错误
选项 是 使能 在 这 fpga,
它 releases 它的
nSTATUS
信号 之后 一个 重置 时间-输出 时期 和 这
控制 attempts 至 reconfigure 这 fpga.
之后 这 fpga 配置 处理 是 完全, 这 控制 驱动
DCLK
低 和 这
DATA[]
管脚 高. additionally, 这 控制 触发-
states 它的 内部的 接口 至 这 flash 记忆, 使能 这 弱 内部的
拉-ups 在 这 flash 地址 和 控制 线条, 和 使能 总线-保持
电路 在 flash 数据 线条.
这 下列的 sections briefly describe 这 不同的 配置
schemes supported 用 the 增强 configuration 设备: fpp, ps, 和
concurrent 配置.
: 点此下载
