january 1995 8
飞利浦 半导体 产品 规格
普遍的 分隔物
HEF4751V
LSI
cascading 的 u.d.s
(看 也 图. 8)
一个 u.d. 是 编写程序 在 这 ‘slave’ 模式 用 这
programme 输入 数据: n
2A
= 11, n
2B
= 10,
n
3A
=n
4A
=n
3B
=n
4B
=n
5B
= 0. 一个 u.d. 运行 在 这
从动装置 模式 执行 这 函数 的 二 extra
可编程序的 stages c2’ 和 c3’ 至 一个 ‘master’ (不 slave)
模式 运行 u.d. 更多 从动装置 u.d.s 将 是 使用,
每 从动装置 adding 二 更小的 重大的 digits 至 这
系统.
输出 OFB
3
是 转变 至 这 borrow 输出 的 这
programme 数据 subtractor, 这个 是 有效的 之后 fetch
时期 5. 输入 si 是 这 borrow 输入 (两个都 在 主控 和 在
从动装置 模式), 这个 有 至 是 有效的 在 fetch 时期 0. 输入
si 有 至 是 连接 至 输出
OFB
3
的 一个 下列的 从动装置,
如果 不 呈现, 至 低. 为 恰当的 转移 的 这 borrow
从 一个 更小的 至 一个 高等级的 重大的 u.d. subtractor, 这
u.d.s 有 至 是 编写程序 sequentially 在 顺序 的
significance 或者 synchronously 如果 这 programme 是
重复的 在 least 这 号码 的 u.d.s 在 这 系统.
比率 输入 RI 和 输出 ofs 必须 是 连接 至 比率
输出 OFB
1
和 这 输入 在 的 这 next 从动装置 u.d. 这
结合体 因此 formed retains 这 全部 programmability
和 特性 的 一个 u.d.
输出
(看 也 图.7
)
这 正常的 输出 的 这 u.d. 是 这 慢 输出 ofs,
这个 组成 的 evenly 排列 低 脉冲. 这个 输出
是 将 为 精确 阶段 comparison. 如果 一个 更好的
频率 acquisition 时间 是 必需的, 这 快 输出 止
能 是 使用. 这 输出 频率 在 止 是 一个 因素
M
⋅
h 高等级的 比 这 频率 在 ofs. 不管怎样, 阶段
jitter 的 最大
±
1 系统 输入 时期 occurs 在 止,
自从 这 分隔 比率 的 这 counters preceding 止 是
varied 用 慢 反馈 脉冲波 trains 从 比率 selectors
下列的 止.
图.7 定时 图解 表明 输出 脉冲.
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