28f128j3a, 28f640j3a, 28f320j3a
2
初步的
suspended (和 程序编制 是 inactive), 程序 是 suspended, 或者 这 设备 是 在 重置/电源-
向下 模式. additionally, 这 配置 command 准许 这 sts 管脚 至 是 配置 至 脉冲波
在 completion 的 程序编制 和/或者 块 erases.
三 ce 管脚 是 使用 至 使能 和 使不能运转 这 设备. 一个 唯一的 ce 逻辑 设计 (看Table 2,
“
碎片 使能 真实 表格
”
在 页 7) 减少 解码器 逻辑 典型地 必需的 为 multi-碎片
设计. 外部 逻辑 是 不 必需的 当 designing 一个 单独的 碎片, 一个 双 碎片, 或者 一个 4-碎片
小型的 card 或者 simm 单元.
这 byte# 管脚 准许 也 x8 或者 x16 读/写 至 这 设备. byte# 在 逻辑 低 选择 8-位
模式; 地址 一个
0
选择 在 这 低 字节 和 高 字节. byte# 在 逻辑 高 使能 16-位
运作; 地址 一个
1
变为 这 最低 顺序 地址 和 地址 一个
0
是 不 使用 (don
’
t 小心). 一个
设备 块 图解 是 显示 在图示 1 在 页 2.
当 这 设备 是 无能 (看表格 2 在 页 7) 和 这 rp# 管脚 是 在 v
CC
, 这 备用物品 模式 是
使能. 当 这 rp# 管脚 是 在 地, 一个 更远 电源-向下 模式 是 使能 这个 降低
电源 消耗量 和 提供 写 保护 在 重置. 一个 重置 时间 (t
PHQV
) 是 必需的
从 rp# 切换 高 直到 输出 是 有效的. likewise, 这 设备 有 一个 wake 时间 (t
PHWL
)
从 rp#-高 直到 写 至 这 cui 是 公认的. 和 rp# 在 地, 这 wsm 是 重置 和 这
状态 寄存器 是 cleared.
3 volt intel strataflash 记忆 设备 是 有 在 二 包装 类型. 两个都 56-含铅的 tsop
(薄的 小 外形 包装) 和 bga (球 grid 排列 包装) 支持 所有 offered densities.
图示 2和图示 3显示 这 pinouts.
图示 1. 3 volt intel
®
StrataFlash
™
记忆 块 图解
32-mbit: thirty-二
64-mbit: sixty-四
128-mbit: 一个-hundred
twenty-第八
128-kbyte blocks
输入 缓存区
输出
获得/多路调制器
y-gating
程序/擦掉
电压 转变
数据
比较器
状态
寄存器
Identifier
寄存器
数据
寄存器
i/o 逻辑
地址
获得
地址
计数器
x-解码器
y-解码器
输入 缓存区
输出
缓存区
地
V
CC
V
PEN
CE
0
CE
1
CE
2
WE#
OE#
RP#
BYTE#
Command
用户
接口
32-mbit: 一个
0
- 一个
21
64-mbit: 一个
0
-
一个
22
128-mbit: 一个
0
- 一个
23
DQ
0
- dq
15
V
CC
写 缓存区
写 状态
机器
多路调制器
Query
STS
V
CCQ
CE
逻辑
一个
0
- 一个
2
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