ad8802/ad8804
rev. 0
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程序编制 这 输出 电压
这 输出 电压 范围 是 决定 用 这 外部 谈及-
ence 连接 至 v
REFH
和 v
REFL
管脚. 看 图示 16 为 一个
simplified 图解 的 这 相等的 dac 电路. 在 这 情况 的
这 ad8802 它的 v
REFL
是 内部 连接 至 地 和
因此 不能 是 补偿. v
REFH
能 是 系 至 v
DD
和 v
REFL
能 是 系 至 地 establishing 一个 基本 栏杆-至-栏杆 电压 输出-
放 程序编制 范围. 其它 输出 范围 是 established 用
这 使用 的 不同的 外部 电压 references. 这 一般
转移 等式 这个 确定 这 编写程序 输出
电压 是:
VO
(
Dx
) = (
Dx
)/256
×
(
V
REFH
–
V
REFL
) +
V
REFL
eq. 1
在哪里
Dx
是 这 数据 包含 在 这 8-位 dacx 寄存器.
MSB
O
X
2R
R
p ch
n ch
至 其它 dacs
R
2R
2R
2R
地
V
REFL
LSB
DAC
寄存器
D6
D0
D7
V
REFH
.
.
.
.
.
.
.
.
.
图示 16. ad8802/ad8804 相等的 trimdac 电路
为 例子, 当 v
REFH
= +5 v 和 v
REFL
= 0 v, 这 下列-
ing 输出 电压 将 是 发生 为 这 下列的 代号:
输出 状态
D VOx (v
REFH
= +5 v, v
REFL
= 0 v)
255 4.98 v 全部 规模
128 2.50 v half 规模 (midscale 重置 值)
1 0.02 v 1 lsb
0 0.00 v 零 规模
涉及 输入 (v
REFH
, v
REFL
)
这 涉及 输入 管脚 设置 这 输出 电压 范围 的 所有
twelve dacs. 在 这 情况 的 这 ad8802 仅有的 这 v
REFH
管脚 是
有 至 establish 一个 用户 设计 全部-规模 输出 电压.
这 外部 涉及 电压 能 是 任何 值 在 0 和
V
DD
但是 必须 不 超过 这 v
DD
供应 电压. 这 ad8804
有 进入 至 这 v
REFL
这个 establishes 这 零-规模 输出
电压, 任何 电压 能 是 应用 在 0 v 和 v
DD
. v
REFL
能 是 小 或者 大 在 电压 比 v
REFH
自从 这 dac
设计 使用 全部地 双向的 switches 作 显示 在 图示 16.
这 输入 阻抗 至 这 dac 有 一个 代号 依赖 变化
这个 有 一个 名义上的 worst 情况 量过的 在 55
H
, 这个 是 ap-
proximately 1.2 k
Ω
. 当 v
REFH
是 更好 比 v
REFL
, 这
refl 涉及 必须 是 能 至 下沉 电流 输出 的 这 dac
ladder, 当 这 refh 涉及 是 sourcing 电流 在 这
dac ladder. 这 dac 设计 降低 涉及 glitch cur-
rent 维持 最小 干扰 在 dac 途径
在 代号 改变.
dac 输出 (o1–o12)
这 twelve dac 输出 呈现 一个 常量 输出 阻抗 的
大概 5 k
Ω
独立 的 代号 设置. 这 distribu-
tion 的 r
输出
从 dac-至-dac 典型地 matches 在里面
±
1%.
不管怎样 设备-至-设备 相一致 是 处理 lot 依赖
having 一个
±
20% 变化. 这 改变 在 r
输出
和 温度
有 一个 500 ppm/
°
c 温度 系数. 在 电源 shut-
向下 所有 twelve 输出 是 打开-短路.
CS
CLK
SDI
SHDN
ad8802/ad8804
D7
D0
地址
DEC
EN
D11
D10
D9
D8
D7
SER
REG
DD0
DAC
REG
#1
R
V
DD
D7
D0
DAC
12
DAC
REG
#12
R
DAC
1
8
O1
O2
O4
O5
O6
O7
O8
O9
O10
O11
O12
V
REFH
地
RS
(ad8802 仅有的)
V
REFL
(ad8804 仅有的)
O3
图示 17. 块 图解
数字的 接合
这 ad8802/ad8804 包含 一个 标准 三-线 串行 在-
放 控制 接口. 这 三 输入 是 时钟 (clk),
CS
和
串行 数据 输入 (sdi). 这 积极的-边缘 敏感的 clk 输入
需要 clean transitions 至 避免 clocking incorrect 数据 在
这 串行 输入 寄存器. 标准 逻辑 families 工作 好. 如果
机械的 switches 是 使用 为 产品 evaluation, 它们
应当 是 debounced 用 一个 flip-flop 或者 其它 合适的 意思. 图-
ure 17 块 图解 显示 更多 detail 的 这 内部的 数字的
电路系统. 当
CS
是 带去 起作用的 低, 这 时钟 能 加载 数据
在 这 串行 寄存器 在 各自 积极的 时钟 边缘, 看 表格 ii.
表格 ii. 输入 逻辑 控制 真实 表格
CS
CLK 寄存器 activity
1 X 非 效应.
0 P shifts 串行 寄存器 一个 位 加载 这 next 位
在 从 这 sdi 管脚.
P 1 时钟 应当 是 高 当 这
CS
returns 至 这
inactive 状态.
p = 积极的 边缘, x = don’t 小心.
这 数据 建制 和 数据 支撑 时间 在 这 规格 表格
决定 这 数据 有效的 时间 (所需的)东西. 这 last 12 位 的
这 数据 文字 entered 在 这 串行 寄存器 是 使保持 当
CS
returns 高. 在 这 一样 时间
CS
变得 高 它 门 这 地址
解码器 这个 使能 一个 的 这 twelve 积极的-边缘 triggered
dac 寄存器, 看 图示 18 detail.
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