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这 recovered 并行的 数据 是
提交 至 这 用户 在 ttl
兼容 输出. 这 接受者
部分 也 recovers二 接受者
字节 clocks这个 是 180
degrees 输出 的 阶段 和 各自
其它. 为 gigabit ethernet,
这些 clocks 是 62.5 mhz,
whereas 为 fibre 频道, 它们
是 53.125 mhz. 这 并行的
数据 是 合适的 排整齐 和 这
rising 边缘 的 alternating clocks.
为 测试 目的, 这 transceiver
提供 为 在-碎片 local 循环-
后面的 符合实际, 控制
通过 一个 外部 输入 管脚.
additionally, 这 字节
同步 特性 将 是
无能. 这个 将 是 有用的 在
专卖的 产品 这个
使用 alternative 方法 至 排整齐
这 并行的 数据.
hdmp-1636a/1646a/
t1636a 块 图解
这 hdmp-1636a/1646a/
t1636a 是 设计 至 transmit
和 receive 10-位 宽 并行的
数据 在 一个 单独的 高-速
线条. 这 并行的 数据 应用 至
这 传输者 是 预期的 至 是
8b/10b encoded. 在 顺序 至
accomplish 这个 task, 这 hdmp-
1636a/1646a/t1636a
包含 这 下列的:
• ttl 并行的 i/os
• 高 速 阶段 锁
循环
• 并行的 至 串行 转换器
• 高 速 串行 时钟 和
数据 恢复 电路系统
• comma character recognition
电路系统 作 每 8b/10b
规格
• 字节 排成直线 电路系统
• 串行 至 并行的 转换器
输入 获得
这 传输者 accepts 10-位
宽 ttl 并行的 数据 在 输入
tx[0..9]. 这 用户-提供
涉及 时钟 信号, refclk,
是 也 使用 作 这 transmit 字节
时钟. 这 tx[0..9] 和 refclk
信号 必须 是 合适的 排整齐,
作 显示 在 图示 3.
tx pll/时钟 发生器
这 传输者 阶段 锁
循环 和 时钟 发生器 (tx
pll/时钟 发生器) 块
是 有责任 为 generating 所有
内部的 clocks 需要 用 这
传输者 部分 至 执行 它的
功能. 这些 clocks 是 为基础
在 这 有提供的 涉及 字节
时钟 (refclk). refclk 是
使用 作 两个都 这 频率
涉及 时钟 为 这 pll 和
这 transmit 字节 时钟 为 这
新当选的 数据 latches. 它 是
预期的 至 是 合适的 排整齐
至 这 新当选的 并行的 数据 (看
图示 3). 这个 时钟 是 然后
multiplied 用 10 至 发生 这
高 速 时钟 需要 为
clocking 这 高 速 串行
输出.
框架 mux
这 框架 mux accepts 这 10-
位 宽 并行的 数据 从 这
输入 获得. 使用 内部
发生 高 速 clocks, 这个
并行的 数据 是 多路复用 在
这 高 速 串行 数据 stream.
这 数据 位 是 transmitted
sequentially, 从 这 least
重大的 位 (tx[0]) 至 这
大多数 重大的 位 (tx[9]).
输出 选择
这 输出 选择 块
提供 为 一个 optional 内部的
loopback 的 这 高 速 串行
信号 为 测试 目的.
在 正常的 运作, loopen 是
设置 低 和 这 串行 数据 stream
是 放置 在 +/- dout. 当
wrap-模式 是 使活动 用 设置
loopen 高, 这 +/- dout
管脚 是 使保持 静态的 在 逻辑 1 和
这 串行 输出 信号 是
内部 wrapped 至 这 输入
选择 盒 的 这 接受者
部分.
输入 选择
这 输入 选择 块
确定 whether 这 信号 在
+/- din 或者 这 内部的 循环-后面的
串行 信号 是 使用. 在 正常的
运作, loopen 是 设置 低
和 这 串行 数据 是 accepted 在
+/- din. 当 loopen 是 设置
高, 这 高 速 串行 信号
是 内部 looped-后面的 从 这
传输者 部分 至 这
接受者 部分. 这个 特性
准许 为 循环 后面的 测试
独有的 的 这 传递
中等.
rx pll/时钟 恢复
这 rx pll/时钟 恢复
块 是 有责任 为 频率
和 阶段 locking 面向 这
新当选的 串行 数据 stream 和
recovering 这 位 和 字节
clocks. 一个 自动 locking
特性 准许 这 rx pll 至 锁
面向 这 输入 数据 stream
没有 外部 pll training
控制. 它 做 这个 用
continually 频率 locking
面向 这 涉及 时钟, 和
然后 阶段 locking 面向 这 输入
数据 stream. 一个 内部的 信号
发现 电路 monitors 这
存在 的 这 输入, 和
invokes 这 阶段 发现 作
这 数据 stream 呈现. once 位
锁, 这 接受者 发生 这
高 速 抽样 时钟 为 这
输入 sampler, 和 recovers 这
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