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这 传输者. 这 时钟
发生器 部分 执行 这
时钟 multiplication 至 这
需要 串行 时钟 比率.
用 设置 ehclksel 高, 这
用户 将 提供 一个 外部 高
速 串行 时钟 在 strbin.
这个 时钟 是 使用 直接地 用 这
高 速 串行 电路系统 至
输出 这 串行 数据.
控制 逻辑 和 c-地方
Encoder
这 控制 逻辑 是 有责任
为 determining what 信息
是 serially sent 至 这 输出. 如果
cav* 是 低, 它 发送 这 数据 在
d0..d8 和 d9..d17 作 控制
文字 信息. 如果 cav* 是 高
和 dav* 是 低, 它 发送 并行的
文字 数据 在 这 数据 输入. 如果
neither cav* 也不 dav* 是 设置 低,
然后 这 传输者 假设 这
link 是 不 正在 使用. 在 这个
状态, 这 控制 逻辑 triggers
这 数据 encoder 至 send fill
frames 至 维持 这 link 直流
hdmp-1022 tx 块
图解
这 hdmp-1022 是 设计 至
接受 16 或者 20 位 宽 并行的
数据 (frames) 和 transmit 它 在
一个 高 速 串行 线条, 当
降低 这 用户’s 需要
接口 至 这 高 速 cir-
cuitry. 在 顺序 至 accomplish 这个
task, 这 hdmp-1022 执行
这 下列的 功能:
• 并行的 文字 输入
• 高 速 时钟 multiplication
• 框架 encoding
• 并行的 至 串行 multiplexing
pll/时钟 发生器
这 阶段 锁-循环 和 时钟
发生器 是 有责任 为
generating 所有 内部的 clocks
需要 用 这 传输者 至
执行 它的 功能. 这些
clocks 是 为基础 在 一个 有提供的
框架 时钟 (strbin) 和 控制
信号 (m20sel, mdfsel,
ehclksel, div1, div0). 在
正常的 运作 (mdfsel=0),
strbin 是 预期的 至 是 这
新当选的 框架 时钟. 这 pll/
时钟 发生器 locks 在 至 这个
新当选的 比率 和 multiplies 这
时钟 向上 至 这 需要 高 速
串行 时钟. 为基础 在 m20sel,
这个 确定 whether 这
新当选的 数据 框架 是 16 或者 20
位 宽, 这 pll/时钟 gener-
ator multiplies 这 框架 比率
时钟 用 20 或者 24 各自
(数据 位 + 4 控制 位). div1/
div0 是 设置 至 inform 这
传输者 的 这 频率 范围
的 这 新当选的 数据 frames. 这
内部的 框架 比率 时钟 是
accessible 通过 strbout 和
这 高 速 串行 时钟 是
accessible 通过 hclk.
当 mdfsel 是 设置 高, 这
传输者 是 在 翻倍 框架
模式. 使用 这个 选项, 这 用户
将 send 一个 32 或者 40 位 宽 数据
框架 在 二 部分 当
供应 这 原来的 32 或者 40 位
框架 时钟 在 strbin. doubling
的 这 框架 比率 是 执行 用
图示 4. hdmp-1022 传输者 块 图解.
ED
控制
逻辑
+
c-地方
ENCODER
FF
CAV*
DAV*
标记
d0-d19
RST*
d-地方
ENCODER
LATCHLATCH
SIGN
框架
MUX
RFD
FLAGSEL
M20SEL
STRBIN
EHCLKSEL
DIV0
DIV1
MDFSEL
pll / 时钟
发生器
accumulate / invert
输出
选择
CAP0
CAP1
0.1 µf
STRBOUT
HCLK
锁
DOUT
LOUT
LOOPENINV
内部的
CLOCKS
输入
获得
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