4-3
管脚 描述
名字 管脚 类型 i/o 描述
V
DDA
(相似物) 12, 17, 22,
31
电源 直流 电源 供应 2.7v - 3.6v (不 hard 连线的 一起 在 碎片).
V
DDD
(数字的) 2, 8, 37, 41,
57
电源 直流 电源 供应 2.7 - 3.6v.
GNDa
(相似物)
9, 15, 20,
25, 28
地面 直流 电源 供应 2.7 - 3.6v, 地面 (不 hard 连线的 一起 在 碎片).
gndd (数字的) 1, 7, 36, 43,
56
地面 直流 电源 供应 2.7 - 3.6v, 地面.
V
REF
16 I 电压 涉及 为 一个/d’s 和 d/一个’s.
I
REF
21 I 电流 涉及 为 内部的 模数转换器 和 dac 设备. 需要 一个 12k
Ω
电阻 至 地面.
rxi,
±
10/11 I 相似物 输入 至 这 内部的 6-位 一个/d 的 这 在-阶段 received 数据. 保持平衡 差别的 10+/11-.
rxq,
±
13/14 I 相似物 输入 至 这 内部的 6-位 一个/d 的 这 quadrature received 数据. 保持平衡 差别的 13+/14-.
ANTSEL 39 O 这 触角 选择 信号 改变 状态 作 这 接受者 switches 从 触角 至 触角 在 这
acquisition 处理 在 这 触角 diversity 模式. 这个 是 一个 complement 为 ANTSEL (管脚 40) 为
差别的 驱动 的 触角 switches.
ANTSEL 40 O 这 触角 选择 信号 改变 状态 作 这 接受者 switches 从 触角 至 触角 在 这
acquisition 处理 在 这 触角 diversity 模式. 这个 是 一个 complement 为 ANTSEL (管脚 39) 为
差别的 驱动 的 触角 switches.
rx_如果_det 19 I 相似物 输入 至 这 receive 电源 一个/d 转换器 为 agc 控制.
rx_如果_agc 34 O 相似物 驱动 至 这 如果 agc 控制.
rx_rf_agc 38 O 驱动 至 这 rf agc 平台 attenuator. cmos 数字的.
tx_agc_在 18 I 输入 至 这 transmit 电源 一个/d 转换器 为 transmit agc 控制.
tx_如果_agc 35 O 相似物 驱动 至 这 transmit 如果 电源 控制.
tx_pe 62 I 当 起作用的, 这 传输者 是 configured 至 是 运算的, 否则 这 传输者 是 在 备用物品
模式. tx_pe 是 一个 输入 从 这 外部 媒介 进入 控制 (mac) 或者 网络 处理器 至
这 hfa3863. 这 rising 边缘 的 tx_pe 将 开始 这 内部的 transmit 状态 机器 和 这 下落
边缘 将 initiate 关闭 的 这 状态 机器. tx_pe envelopes 这 transmit 数据 除了 为 这
last 位. 这 传输者 将 continue 至 run 为 4
µ
s 之后 tx_pe 变得 inactive 至 准许 这 PA 至
关闭 gracefully.
TXD 58 I TXD 是 一个 输入, 使用 至 转移 MAC Payload 数据 单位 (mpdu) 数据 从 这 MAC 或者 网络
处理器 至 这 hfa3863. 这 数据 是 received serially 和 这 LSB first. 这 数据 是 clocked 在 这
hfa3863 在 这 rising 边缘 的 txclk.
TXCLK 55 O TXCLK 是 一个 时钟 输出 使用 至 receive 这 数据 在 这 TXD 从 这 MAC 或者 网络 处理器 至
这 hfa3863, synchronously. Transmit 数据 在 这 TXD 总线 是 clocked 在 这 HFA3863 在 这 rising
边缘. 这 clocking 边缘 是 也 可编程序的 至 是 在 也 阶段 的 这 时钟. 这 比率 的 这 时钟
将 是 依赖 在之上 这 数据 比率 那 是 编写程序 在 这 signalling field 的 这 标头.
tx_rdy 59 O tx_rdy 是 一个 输出 至 这 外部 网络 处理器 表明 那 Preamble 和 标头
信息 有 被 发生 和 那 这 HFA3863 是 准备好 至 receive 这 数据 小包装板盒 从 这
网络 处理器 在 这 txd 串行 总线.
CCA 60 O Clear 频道 Assessment (cca) 是 一个 输出 使用 至 信号 那 这 频道 是 clear 至 transmit. 这
CCA 将 是 configured 至 一个 的 四 可能 algorithms. 这 CCA algorithm 和 它的 特性 是
描述 elsewhere 在 这 数据 薄板.
逻辑 0 = 频道 是 clear 至 transmit.
逻辑 1 = 频道 是 不 clear 至 transmit (busy).
这个 极性 是 可编程序的 和 能 是 inverted.
RXD 53 O RXD 是 一个 输出 至 这 外部 网络 处理器 transferring demodulated 标头 信息 和
数据 在 一个 串行 format. 这 数据 是 sent serially 和 这 LSB first. 这 数据 是 框架 排整齐 和
md_rdy.
RXCLK 52 O RXCLK 是 这 位 时钟 输出. 这个 时钟 是 使用 至 转移 标头 信息 和 payload 数据
通过 这 RXD 串行 总线 至 这 网络 处理器. 这个 时钟 reflects 这 位 比率 在 使用. RXCLK 是
使保持 至 一个 逻辑 “0” 状态 在 这 CRC16 reception. RXCLK 变为 起作用的 之后 这 SFD 有 被
发现. 数据 应当 是 抽样 在 这 rising 边缘. 这个 极性 是 可编程序的 和 能 是
inverted.
HFA3863
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