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函数的 描述
这 nco12 生产 一个 12-位 sinusoid 谁的 频率
和 阶段 是 digitally 控制. 这 频率 的 这 sine
波 是 决定 用 一个 的 二 32-位 words. 选择 的
这 起作用的 文字 是 制造 用
sel_l/m. 这 阶段 的 这
输出 是 控制 用 这 二-位 输入 p0-1, 这个 是 使用
至 选择 一个 阶段 补偿 的 0, 90, 180, 或者 270 degrees.
作 显示 在 这 块 图解, 这 nco12 组成 的 一个
频率 控制 部分, 一个 阶段 accumulator, 一个 阶段
补偿 adder 和 一个 sine 只读存储器. 这 频率 控制
部分 serially 负载 这 频率 控制 文字 在 这
频率 寄存器. 这 阶段 accumulator 和 阶段
补偿 adder 计算 这 阶段 角度 使用 这 频率
控制 文字 和 这 二 阶段 调制 输入. 这 Sine
只读存储器 发生 这 sine 的 这 计算 阶段 角度. 这
format 的 这 12-位 输出 是 补偿 二进制的.
频率 控制 部分
这 频率 控制 部分 显示 在 图示 1 serially
负载 这 频率 数据 在 一个 64-位, 双向的 变换
寄存器. 这 变换 方向 是 选择 和 这
msb/LSB
输入. 当 这个 输入 是 高, 这 频率 控制 文字 在
这 sd 输入 是 shifted 在 这 寄存器 msb first. 当
msb/lsb 是 低 这 数据 是 shifted 在 lsb first. 这 寄存器
shifts 在 这 rising 边缘 的 sclk 当
sften 是 低. 这
定时 的 这些 信号 是 显示 在 计算数量 2a 和 2b.
这 64 位 的 这 频率 寄存器 是 sent 至 这 阶段
Accumulator 部分 在哪里 32 位 是 选择 至 控制
这 频率 的 这 sinusoidal 输出.
阶段 accumulator 部分
这 阶段 accumulator 和 阶段 补偿 adder 计算 这
阶段 的 这 sine 波 从 这 频率 控制 文字 和
这 阶段 调制 位 p0-1. 这 architecture 是 显示 在
图示 1. 这 大多数 significant 13 位 的 这 32-位 阶段
accumulator 是 summed 和 这 二-位 阶段 补偿 至
发生 这 13-位 阶段 输入 至 这 sine 只读存储器. 一个 值 的
0 corresponds 至 0
o
, 一个 值 的 1000 hexadecimal
corresponds 至 一个 值 的 180
o
.
这 阶段 accumulator advances 这 阶段 用 这 数量
编写程序 在 这 频率 控制 寄存器. 这 输出
频率 是 equal 至:
在哪里 n 是 这 32 位 的 频率 控制 文字 那 是
编写程序. int[•] 是 这 integer 的 这 computation. 为
例子, 如果 这 控制 文字 是 20000000 hexadecimal 和 这
时钟 频率 是 30mhz, 然后 这 输出 频率 将
是 f
CLK
/8, 或者 3.75mhz.
这 频率 控制 多路调制器 选择 这 least
significant 32 位 从 这 64-位 频率 控制 寄存器
当
sel_l/m 是 高, 和 这 大多数 significant 32 位
当
sel_l/m 是 低. 当 仅有的 一个 频率 文字 是
desired,
sel_l/m 和 msb/lsb 必须 是 也 两个都 高
或者 两个都 低. 这个 是 预定的 至 这 事实 那 当 一个 频率
控制 文字 是 承载 在 这 变换 寄存器 lsb first, 它
enters 通过 这 大多数 significant 位 的 这 寄存器. 之后
32 位 有 被 shifted 在, 它们 将 reside 在 这 32 大多数
significant 位 的 这 64-位 寄存器.
当
txfr 是asserted, 这 32 位 选择 用 这 频率
控制 多路调制器 是 clocked 在 这 阶段 accumulator 输入
/
13 msbs
r.p0-1
CLK
p0-1
CLK
/
32
R
E
G
R
E
G
/
32
/
32
/
32
ACCUMULATOR
输入
寄存器
一个
D
D
E
R
r.txfr
/
32
CLK
/
32
‘0’
/
32
64-位
变换
REG
/
32
/
32
阶段 accumulator
2-dly
R
E
G
R
E
G
r.p0-1
阶段 补偿 adder
/
13
一个
D
D
E
R
/
13
R
E
G
SINE
只读存储器
/
12
CLK
CLK
FRCTRL
FRCTRL
SD
SCLK
频率
控制
部分
r.加载
SFTEN
msb/LSB
r.enphac
r.txfr
r.加载
TXFR
加载
sel_l/M
r.enphac
0-31
32-63
(高 选择 frctrl0-31, 低 选择 frctrl32-63)
out0-11
4-dly
R
E
G
ENPHAC
图示 1. nco-12 函数的 块 图解
R
E
G
CLK
0 1
MUX
0 1
MUX
F
LO
NF
CLK
×
2
32
⁄()
, 或者
=
(eq. 1)
N INT
F
输出
F
CLK
---------------
2
32
,
=
(eq. 2)
HSP45102
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