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函数的 块 图解
histogram 模式
这个 是 这 基本的 运作 为 这个 这个 碎片 是
将. 当 这个 模式 是 选择, 这 碎片 configures
它自己 作 显示 在 这 块 图解 的 图示 2. 这 pixel
数据 是 抽样 在 这 rising 边缘 的 时钟 和 使用 作 这
读 地址 至 这 内存 排列. 这 数据 包含 在 那
地址 (或者 bin) 是 然后 incremented 用 1 和 写 后面的
在 这 内存 在 这 一样 地址.
在 这 一样 时间, 这 新 值 是 也 displayed 在 这 DIO
总线. 这个 程序 持续 直到 这 电路 是 interrupted
用
开始 returning 高. 当 开始 是 高, 这 内存
写 是 无能, 这 读 地址 是 带去 从 这 pixel
输入 总线, 和 这 碎片 acts 作 如果 它 是 在 lut(读) 模式.
图示 3 显示 histogram 模式 定时.
开始 是 使用 至
disregard 这 数据 在 pin0-9 在 data2.
开始 是 抽样
在 这 rising 边缘 的 时钟, 但是 是 delayed 内部 用 3
循环 至 相一致 这 latency 的 这 地址 发生器. 数据
是 clocked 面向 这 dio 总线 在 这 rising 边缘 的 clk.
RD
acts 作 输出 使能.
DIO
i/f
MUX
MUX
REG
DECODE
计数器
地址
发生器
24X1024
ADDER
控制
∑
在 输出
地址
内存
dio 0-23
管脚 0-9
din 0-23
fct 0-2
LD
CLK
开始
MUX
控制
ioadd 0-9
RD
WR
UWS
函数
控制
信号
至 地址 发生器
至 输出 平台
FC
至 内存
所有 寄存器 是 clocked 用 clk
输入
REG
REG
REG
REG
图示 1. 函数的 块 图解
REG
地址
发生器
内存
S
在 输出
地址
“1”
DIO
管脚 0-9
开始
控制
DIO
i/f
MUX
“0”
WR
REG
REG
RD
图示 2. histogram 模式 块 图解
0-23
CLK
管脚 0-9
开始
dio 0-23
数据0 数据1 数据2 数据3 数据4
输出 0 输出 1 输出 2
数据 5
原来的 bin 内容
是 不 updated
(
rd 低)
图示 3. histogram 模式 定时
HSP48410
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