飞利浦 半导体
SC16C2552
双 uart 和 16-字节 transmit 和 receive fifos
产品 数据 rev. 03 — 20 六月 2003 3 的 38
9397 750 11636
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5. 固定 信息
5.1 固定
5.2 管脚 描述
图 2. plcc44 管脚 configuration.
SC16C2552IA44
002aaa124
7
8
9
10
11
12
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14
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6
5
4
3
2
1
44
43
42
41
40
D4
D3
D2
D1
D0
TXRDYA
V
CC
RIA
CDA
DSRA
CTSA
CS
MFB
IOW
重置
地
RTSB
IOR
RXB
TXB
DTRB
CTSB
D5
D6
D7
A0
XTAL1
地
XTAL2
A1
A2
CHSEL
INTB
RXA
TXA
DTRA
RTSA
MFA
INTA
V
cc
TXRDYB
RIB
CDB
DSRB
表格 2: 管脚 描述
标识 管脚 类型 描述
a2-a0 10, 14,
15
I
寄存器 选择.
a0-a2 是 使用 在 读 和 写 行动 至 选择 这 uart
寄存器 至 读 从 或者 写 至.
CHSEL 16 I
频道 选择.
uart 频道 一个 或者 b 是 选择 用 这 logical 状态 的 这个 管脚 当
这
cs 是 一个 逻辑 0. 一个 逻辑 0 在 chsel 选择 这 uart 频道 ‘b’, 当 一个 逻辑 1
选择 uart 频道 ‘a’.
CS 18 I
碎片 选择 (起作用的-低).
这个 函数 是 选择 频道 ‘a’ 或者 ‘b’, 在 一致
和 这 logical 状态 的 这 chsel 管脚. 这个 准许 数据 至 是 transferred 在 这
用户 CPU 和 这 sc16c2552, 或者 这 SC16C2552 和 这 CPU 为 一个 频道 选择
用 chsel. mf[0] overrides chsel 当 在 这 写 循环 模式, 准许 这 用户 至
写 两个都 频道 寄存器 同时发生地 和 一个 写 循环.
d0-d7 2-9 i/o
数据 总线 (bi-directional).
这些 管脚 是 这 8-位, 3-状态 数据 总线 为 transferring
信息 至 或者 从 这 controlling cpu. d0 是 这 least significant 位 和 这 first
数据 位 在 一个 transmit 或者 receive 串行 数据 stream.
地 12, 22 I
信号 和 电源 地面.
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