triple pll 地方 可编程序的 vcxo 时钟
mds 270 b
2
修订 040705
整体的 电路 系统, 公司
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525 race 街道, san jose, ca 95126
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电话 (408) 297-1201
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www.icst.com
ICS270
初步的 信息
管脚 分派
管脚 描述
13
4
12
5
11
VDD
8
9
10
地
CLK3
CLK7
CLK1
CLK4
CLK8
17
16
CLK5
3
S1
VIN S2
18
PDTS
1
X1
S0 VDD
20
X2
19
14
2
7
地
CLK2
VDD
CLK6
156
20 管脚 (173 mil) tssop
管脚
号码
管脚
名字
管脚
Type
管脚 描述
1VINInput
电压 输入 至 vcxo. 零 至 3.3 v 信号 这个 控制 这 vcxo
频率
2 S0 输入 选择 管脚 0. 内部的 拉-向上 电阻.
3 S1 输入 选择 管脚 1. 内部的 拉-向上 电阻.
4VDDPower
连接 至 +3.3 v.
5 CLK1 输出 输出 时钟 1. 弱 内部的 拉-向下 当 触发-状态.
6 CLK2 输出 输出 时钟 2. 弱 内部的 拉-向下 当 触发-状态.
7 CLK3 输出 输出 时钟 3. 弱 内部的 拉-向下 当 触发-状态.
8 CLK4 输出 输出 时钟 4. 弱 内部的 拉-向下 当 触发-状态.
9 地 电源 连接 至 地面.
10 X1 XI 结晶 输入. 连接 这个 管脚 至 一个 结晶.
11 X2 XO 结晶 输出. 连接 这个 管脚 至 一个 结晶.
12 VDD 电源
连接 至 +3.3 v.
13 CLK5 输出 输出 时钟 5. 弱 内部的 拉-向下 当 触发-状态.
14 CLK6 输出 输出 时钟 6. 弱 内部的 拉-向下 当 触发-状态.
15 CLK7 输出 输出 时钟 7. 弱 内部的 拉-向下 当 触发-状态.
16 CLK8 输出 输出 时钟 8. 弱 内部的 拉-向下 当 触发-状态.
17 地 电源 连接 至 地面.
18 PDTS
输入
电源-向下 触发-状态. powers 向下 entire 碎片 和 触发-states 时钟 输出
当 低. 内部的 拉-向上 电阻.
19 VDD 电源
连接 至 +3.3 v.
20 S2 输入 选择 管脚 2. 内部的 拉-向上 电阻.
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