3.3v, 125-mhz, multi-输出 零 延迟 缓存区
Z9972
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose • ca 95134 • 408-943-2600
文档 #: 38-07088 rev. *d 修订 12月 21, 2002
特性
• 输出 频率 向上 至 125 mhz
• 12 时钟 输出: 频率 configurable
• 350 ps 最大值 输出-至-输出 skew
• configurable 输出 使不能运转
• 二 涉及 时钟 输入 为 动态 toggling
• 振荡器 或者 结晶 涉及 输入
• 展开 spectrum-兼容
• glitch-自由 输出 clocks transitioning
• 3.3v 电源 供应
• 管脚-兼容 和 mpc972
• 工业的 温度 范围: –40°c 至 +85°c
• 52-管脚 tqfp 包装
表格 1. 频率 表格
[1]
vco_sel fb_sel2 fb_sel1 fb_sel0 F
VCO
00008x
000112x
001016x
001120x
010016x
010124x
011032x
011140x
10004x
10016x
10108x
101110x
11008x
110112x
111016x
111120x
便条:
1. x = 这 涉及 输入 频率, 200 mhz < f
VCO
< 480 mhz.
块 图解
管脚 配置
ref_sel
0
1
0
1
阶段
探测器
VCO
LPF
同步
Frz
D
Q
QA0
同步
Frz
D
Q
同步
Frz
D
Q
同步
Frz
D
Q
同步
Frz
D
Q
同步
Frz
D
Q
0
1
/2
电源-在
重置
输出 使不能运转
电路系统
数据 发生器
/4, /6, /8, /12
/4, /6, /8, /10
/2, /4, /6, /8
/4, /6, /8, /10
同步 脉冲波
XIN
XOUT
TCLK0
TCLK1
tclk_sel
fb_在
fb_sel2
mr#/oe
sela(0,1)
2
selb(0,1)
2
selc(0,1)
2
fb_sel(0,1)
2
SCLK
SDATA
inv_clk
QA1
QA2
QA3
QB0
QB1
QB2
QB3
QC0
QC1
QC2
QC3
fb_输出
同步
12
vco_sel
pll_en
VSS
mr#/OE
SCLK
SDATA
fb_sel2
pll_en
ref_sel
tclk_sel
TCLK0
TCLK1
XIN
XOUT
VDD
fb_sel1
同步
VSS
QC0
VDDC
QC1
SELC0
SELC1
QC2
VDDC
QC3
VSS
inv_clk
SELB1
SELB0
SELA1
SELA0
QA3
VDDC
QA2
VSS
QA1
VDDC
QA0
VSS
vco_sel
VSS
QB0
VDDC
QB1
VSS
QB2
VDDC
QB3
fb_在
VSS
fb_输出
VDDC
fb_sel0
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
14 15 16 17 18 19 20 21 22 23 24 25 26
52 51 50 49 48 47 46 45 44 43 42 41 40
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