Z9972
文档 #: 38-07088 rev. *d 页 5 的 9
电源 管理
这 单独的 输出 使能/freeze 控制 的 这 z9972
准许 这 用户 至 执行 唯一的 电源 管理
schemes 在 这 设计. 这 输出 是 stopped 在 这 逻辑
“
0
”
状态 当 这 freeze 控制 位 是 使活动. 这 串行
输入 寄存器 包含 一个 可编程序的 freeze 使能 位 为
12 的 这 14 输出 clocks. 这 qc0 和 fb_输出 输出 能
不 是 frozen 和 这 串行 端口, 这个 避免 任何 潜在的 锁
向上 situation 应当 一个 错误 出现 在 这 加载 的 这 串行
数据. 一个 输出 是 frozen 当 一个 逻辑
“
0
”
是 编写程序 和
使能 当 一个 逻辑
“
1
”
是 写. 这 enabling 和 freezing
的 单独的 输出 是 完毕 在 此类 一个 manner 作 至 eliminate
这 possibility 的 partial
“
runt
”
clocks.
这 串行 输入 寄存器 是 编写程序 通过 这 sdata
输入 用 writing 一个 逻辑
“
0
”
开始 位 followed 用 12 nrz freeze
使能 位. 这 时期 的 各自 sdata 位 相等 这 时期 的
这 自由 运动 sclk 信号. 这 sdata 是 抽样 在 这
rising 边缘 的 sclk.
d0 d1 d2 d3 d4 d5 d6 d7 d8 d9 d10 d11
d0-d3 是 这 控制 位 为 qa0-qa3, 各自
d4-d7 是 这 控制 位 为 qb0-qb3, 各自
d8-d10 是 这 控制 位 为 qc1-qc3, 各自
d11 是 这 控制 位 为 同步
开始
位
图示 2. sdata 输入 寄存器
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