K4S161622E cmos sdram
rev 1.1 jan '03
V
DD
DQ0
DQ1
V
SSQ
DQ2
DQ3
V
DDQ
DQ4
DQ5
V
SSQ
DQ6
DQ7
V
DDQ
LDQM
我们
CAS
RAS
CS
BA
a10/ap
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
管脚 配置
(顶 视图)
V
SS
DQ15
DQ14
V
SSQ
DQ13
DQ12
V
DDQ
DQ11
DQ10
V
SSQ
DQ9
DQ8
V
DDQ
n.c/rfu
UDQM
CLK
CKE
n.c
A9
A8
A7
A6
A5
A4
V
SS
50pin tsop (ii)
(400mil x 825mil)
(0.8 mm 管脚 程度)
管脚 函数 描述
管脚 名字 输入 函数
CLK
系统 时钟
起作用的 在 这 积极的 going 边缘 至 样本 所有 输入.
CS
碎片 选择
使不能运转 或者 使能 设备 运作 用masking 或者 enabling 所有 输入 除了
clk, cke 和 l(u)dqm
CKE
时钟 使能
masks 系统 时钟 至 freeze operation 从 这 next 时钟 循环.
cke 应当 是 使能 在 least 一个 循环 较早的 至 新 command.
使不能运转 输入 缓存区 为 电源 向下 在 备用物品.
一个
0
~ 一个
10
/ap
地址
行 / column 地址 是 多路复用 在 这 一样 管脚.
行 地址 : ra
0
~ ra
10
, column 地址 : ca
0
~ ca
7
BA
bank 选择 地址
选择 bank 至 是 使活动 在 行 地址 获得 时间.
选择 bank 为 读/写 在 column 地址 获得 时间.
RAS
行 地址 strobe
latches 行 地址 在 这 positive going 边缘 的 这 clk 和 ras
低.
使能 行 进入 &放大; precharge.
CAS
column 地址 strobe
latches column 地址 在 这 积极的 going 边缘 的 这 clk 和 cas
低.
使能 column 进入.
我们
写 使能
使能 写 运作 和 行 precharge.
latches 数据 在 开始 从 cas
, 我们起作用的.
l(u)dqm
数据 输入/输出 掩饰
制造 数据 输出 hi-z, t
SHZ
之后 这 时钟 和 masks 这 输出.
blocks 数据 输入 当 l(u)dqm 起作用的.
DQ
0
~
15
数据 输入/输出
数据 输入/输出 是 多路复用 在 这 一样 管脚.
V
DD
/v
SS
电源 供应/地面
电源 和 地面 为 这 输入 缓存区 和 这 核心 逻辑.
V
DDQ
/v
SSQ
数据 输出 电源/地面
分开的 电源 供应 和 地面 为 这 output 缓存区 至 提供 改进 噪音
免除.
n.c/rfu
非 连接/
保留 为 future 使用
这个 管脚 是 推荐 至 是 left 非 连接 在 这 设备.
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