sn65lv1023a/sn65lv1224a
10-mhz 至 66-mhz, 10:1 lvds serializer/deserializer
SLLS570A
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六月 2003
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修订 六月 2003
2
邮递 办公室 盒 655303
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达拉斯市, 德州 75265
块 图解
SYNC1
SYNC2
DEN
A+
一个
–
PLL
10
SN65LV1023A
LVDS
定时 /
控制
输入 获得
并行的-至-串行
tclk_r/f
D
在
Y+
Y
–
PLL
SN65LV1224A
定时 /
控制
输出 获得
串行-至-并行的
时钟
恢复
10
D
输出
REN
REFCLK
锁
rclk_r/f
RCLK
(10 mhz 至
66 mhz)
TCLK
(10 mhz 至
66 mhz)
函数的 描述
这 sn65lv1023a 和 sn65lv1224a 是 一个 10-位 serializer/deserializer chipset 设计 至 transmit 数据
在 差别的 backplanes 或者 unshielded twisted 一双 (utp) 在 时钟 speeds 从 10 mhz 至 66 mhz. 这
chipset 有 five states 的 运作: initialization 模式, 同步 模式, 数据 传递 模式,
电源-向下 模式, 和 高-阻抗 模式. 这 下列的 sections describe 各自 状态 的 operation.
initialization 模式
initialization 的 两个都 设备 必须 出现 在之前 数据 传递 能 commence. initialization 谈及 至
同步 的 这 serializer 和 deserializer plls 至 local clocks.
当 v
CC
是 应用 至 这 serializer 和/或者 deserializer, 这 各自的 输出 enter 这 高-阻抗 状态,
当 在-碎片 电源-在 电路系统 使不能运转 内部的 电路系统. 当 v
CC
reaches 2.45 v, 这 pll 在 各自 设备
begins locking 至 一个 local 时钟. 为 这 serializer, 这 local 时钟 是 这 transmit 时钟 (tclk) 提供 用 一个
外部 源. 为 这 deserializer, 一个 local 时钟 必须 是 应用 至 这 refclk 管脚. 这 serializer 输出
仍然是 在 这 高-阻抗 状态, 当 这 pll locks 至 这 tclk.
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