rev. b
AD9763
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11
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performing 一个 差别的-至-单独的-结束 转换 通过 一个 trans-
former 也 提供 这 能力 至 deliver 两次 这 reconstructed
信号 电源 至 这 加载 (i.e., 假设 非 源 末端).
自从 这 输出 电流 的 i
OUTA
和 i
OUTB
是 complemen-
tary, 它们 变为 additive 当 processed differentially. 一个
合适的 选择 变压器 将 准许 这 ad9763 至 提供
这 必需的 电源 和 电压 水平 至 不同的 负载.
这 输出 阻抗 的 i
OUTA
和 i
OUTB
是 决定 用 这
相等的 并行的 结合体 的 这 pmos switches associ-
ated 和 这 电流 来源 和 是 典型地 100 k
Ω
在 并行的
和 5 pf. 它 是 也 slightly 依赖 在 这 输出 电压
(i.e., v
OUTA
和 v
OUTB
) 预定的 至 这 nature 的 一个 pmos 设备.
作 一个 结果, 维持 i
OUTA
和/或者 i
OUTB
在 一个 模拟的 地面
通过 一个 i-v 运算 放大 配置 将 结果 在 这 最佳的 直流
线性. 便条 这 inl/dnl 规格 为 这 ad9763 是
量过的 和 i
OUTA
maintained 在 一个 模拟的 地面 通过 一个
运算 放大.
I
OUTA
和 i
OUTB
也 有 一个 负的 和 积极的 电压 com-
pliance 范围 那 必须 是 adhered 至 在 顺序 至 达到 opti-
mum 效能. 这 负的 输出 遵从 范围 的
–1.0 v 是 设置 用 这 损坏 限制 的 这 cmos 处理.
运作 在之外 这个 最大 限制 将 结果 在 一个 破裂-
向下 的 这 输出 平台 和 影响 这 可靠性 的 这 ad9763.
这 积极的 输出 遵从 范围 是 slightly 依赖 在
这 全部-规模 输出 电流, i
OUTFS
. 它 degrades slightly 从
它的 名义上的 1.25 v 为 一个 i
OUTFS
= 20 毫安 至 1.00 v 为 一个
I
OUTFS
= 2 毫安. 这 最佳的 扭曲量 效能 为 一个
单独的-结束 或者 差别的 输出 是 达到 当 这 maxi-
mum 全部-规模 信号 在 i
OUTA
和 i
OUTB
做 不 超过 0.5 v.
产品 需要 这 ad9763’s 输出 (i.e., v
OUTA
和/或者
V
OUTB
) 至 扩展 它的 输出 遵从 范围 应当 大小 r
加载
accordingly. 运作 在之外 这个 遵从 范围 将 反而
影响 这 ad9763’s 线性 效能 和 subsequently
降级 它的 扭曲量 效能.
数字的 输入
这 ad9763’s 数字的 输入 组成 的 二 独立 chan-
nels. 为 这 双 端口 模式, 各自 dac 有 它的 自己的 专心致志的
10-位 数据 端口, wrt 线条 和 clk 线条. 在 这 interleaved
定时 模式, 这 函数 的 这 数字的 控制 管脚 改变 作
描述 在 这 interleaved 模式 定时 部分. 这 10-位
并行的 数据 输入 follow 笔直地 二进制的 编码 在哪里 db9 是
这 大多数 重大的 位 (msb) 和 db0 是 这 least 重大的
位 (lsb). i
OUTA
生产 一个 全部-规模 输出 电流 当 所有
数据 位 是 在 逻辑 1. i
OUTB
生产 一个 complementary 输出-
放 和 这 全部-规模 电流 分割 在 这 二 输出 作 一个
函数 的 这 输入 代号.
这 数字的 接口 是 执行 使用 一个 边缘-triggered
主控 从动装置 获得. 这 dac 输出 是 updated 下列的
也 这 rising 边缘, 或者 每 其它 rising 边缘 的 这 时钟,
取决于 在 whether 双 或者 interleaved 模式 是 正在 使用.
这 dac 输出 是 设计 至 支持 一个 时钟 比率 作 高
作 125 msps. 这 时钟 能 是 运作 在 任何 职责 循环 那
满足 这 指定 获得 pulsewidth. 这 建制 和 支撑 时间
能 也 是 varied 在里面 这 时钟 循环 作 长 作 这 指定
最小 时间 是 符合, 虽然 这 location 的 这些 transi-
tion edges 将 影响 数字的 feedthrough 和 扭曲量 perfor-
mance. 最好的 效能 是 典型地 达到 当 这 输入
数据 transitions 在 这 下落 边缘 的 一个 50% 职责 循环 时钟.
dac 定时
这 ad9763 能 运作 在 二 定时 模式, 双 和 inter-
leaved, 这个 是 描述 在下. 这 块 图解 在 图示
25 代表 这 获得 architecture 在 这 interleaved 定时 模式.
双 端口 模式 定时
为 这 下列的 部分, 谈及 至 图示 2.
当 这 模式 管脚 是 在 逻辑 1, 这 ad9763 运作 在
双 端口 模式. 这 ad9763 功能 作 二 distinct dacs.
各自 dac 有 它的 自己的 完全地 独立 数字的 输入 和
控制 线条.
这 ad9763 特性 一个 翻倍 缓冲 数据 path. 数据 enters
这 设备 通过 这 频道 输入 latches. 这个 数据 是 然后
transferred 至 这 dac 获得 在 各自 信号 path. once 这 数据
是 承载 在 这 dac 获得, 这 相似物 输出 将 settle 至 它的
新 值.
为 一般 仔细考虑, 这 wrt 线条 控制 这 频道
输入 latches 和 这 clk 线条 控制 这 dac latches. 两个都
sets 的 latches 是 updated 在 这 rising 边缘 的 它们的 各自的
控制 信号.
这 rising 边缘 的 clk 应当 出现 在之前 或者 同时发生地
和 这 rising 边缘 的 wrt. 应当 这 rising 边缘 的 clk
出现 之后 这 rising 边缘 的 wrt, 一个 2 ns 最小 延迟 应当
是 maintained 从 这 rising 边缘 的 wrt 至 这 rising 边缘 的
clk.
定时 specifications 为 双 端口 模式 是 给 在 计算数量 23
和 24.
wrt1/wrt2
clk1/clk2
数据 在
IOUTA
或者
IOUTB
t
LPW
t
PD
t
S
t
H
t
CPW
图示 23. 双 模式 定时
D1 D2 D3 D4 D5DATAIN
wrt1/wrt2
clk1/clk2
xx
D1
D2
D3
D4
IOUTA
或者
IOUTB
图示 24. 双 模式 定时
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