rev. b
AD9763
–
9
–
函数的 描述
图示 20 显示 一个 simplified 块 图解 的 这 ad9763.
这 ad9763 组成 的 二 dacs, 各自 一个 和 它的 自己的
独立 数字的 控制 逻辑 和 全部-规模 输出 电流
控制. 各自 dac 包含 一个 pmos 电流 源 排列
有能力 的 供应 向上 至 20 毫安 的 全部-规模 电流 (i
OUTFS
).
这 排列 是 分隔 在 31 equal 电流 那 制造 向上 这 five
大多数 重大的 位 (msbs). 这 next 四 位, 或者 middle 位,
组成 的 15 equal 电流 来源 谁的 值 是 1/16th 的 一个
msb 电流 源. 这 remaining lsb 是 一个 二进制的 weighted
fraction 的 这 middle 位 电流 来源. implementing 这
middle 和 更小的 位 和 电流 来源, instead 的 一个 r-2r
ladder, enhances 这 动态 效能 为 multitone 或者 低
振幅 信号 和 helps 维持 这 dac’s 高 输出
阻抗 (i.e., >100 k
Ω
).
所有 的 这些 电流 来源 是 切换 至 一个 或者 这 其它 的
这 二 输出 nodes (i.e., i
OUTA
或者 i
OUTB
) 通过 pmos 差别的
电流 switches. 这 switches 是 为基础 在 一个 新 architecture
那 drastically 改进 扭曲量 效能. 这个 新 转变
architecture 减少 各种各样的 定时 errors 和 提供 相一致
complementary 驱动 信号 至 这 输入 的这 差别的
电流 switches.
这 相似物 和 数字的 sections 的 这 ad9763 有 独立的
电源 供应 输入 (i.e., avdd 和 dvdd) 那 能 运作
independently 在 一个 3 v 至 5.5 v 范围. 这 数字的 部分,
这个 是 有能力 的 运行 向上 至 一个 125 msps 时钟 比率,
组成 的 边缘-triggered latches 和 段 解码 逻辑
电路系统. 这 相似物 部分 包含 这 pmos 电流 来源,
这 有关联的 差别的 switches, 一个 1.20 v bandgap 电压
涉及 和 二 涉及 控制 放大器.
这 全部-规模 输出 电流 的 各自 dac 是 管制 用 sepa-
比率 涉及 控制 放大器 和 能 是 设置 从 2 毫安 至
20 毫安 通过 一个 外部 电阻, r
设置
, 连接 至 这 全部
规模 调整 (fsadj) 管脚. 这 外部 电阻, 在 结合体
和 两个都 这 涉及 控制 放大器 和 电压 涉及
V
REFIO
, sets 这 涉及 电流 i
REF
, 这个 是 replicated 至 这
segmented 电流 来源 和 这 恰当的 范围调整 因素. 这
全部-规模 电流, i
OUTFS
, 是 32
×
I
REF
.
I
OUTA2
I
OUTB2
5V
I
OUTA1
I
OUTB1
SEGMENTED
switches 为
DAC1
LSB
转变
SEGMENTED
switches 为
DAC2
LSB
转变
dac 2
获得
dac 1
获得
CLK
分隔物
PMOS
电流
源
排列
PMOS
电流
源
排列
clk1/IQCLK
clk2/IQRESET
AVDD
FSADJ1
REFIO
FSADJ2
1.2v ref
频道 1 获得 频道 2 获得
模式
DVDD
multiplexing 逻辑
5V
WRT2/
IQSEL
WRT1/
IQWRT
GAINCTRL
0.1
F
R
设置
2
2k
R
设置
1
2k
DCOM
睡眠
ACOM
DB0
–
DB9 DB0
–
DB9
数字的 数据 输入
AD9763
I
REF
1
I
REF
2
R
L
2B
50
R
L
2A
50
V
输出
2B
V
输出
2A
R
L
1B
50
R
L
1A
50
V
输出
1B
V
输出
1A
V
DIFF
= v
输出
一个
–
V
输出
B
图示 20. simplified 块 图解
涉及 运作
这 ad9763 包含 一个 内部的 1.20 v bandgap 涉及.
这个 能 容易地 是 overridden 用 一个 外部 涉及 和 非
效应 在 效能. refio serves 作 也 一个
输入
或者
输出-
放
, 取决于 在 whether 这 内部的 或者 一个 外部 涉及
是 使用. 至 使用 这 内部的 涉及, simply 分离 这
refio 管脚 至 acom 和 一个 0.1
µ
f 电容. 这 内部的
涉及 电压 将 是 呈现 在 refio. 如果 这 电压 在
refio 是 至 是 使用 elsewhere 在 这 电路, 一个 外部 缓存区
放大器 和 一个 输入 偏差 电流 的 较少 比 100 na 应当
是 使用. 一个 例子 的 这 使用 的 这 内部的 涉及 是
显示 在 图示 21.
+1.2v
REF
AVDD
GAINCTRL
电流
源
排列
REFIO
FSADJ
2k
0.1
F
额外的
外部
加载
OPTIONAL
外部
涉及
缓存区
AD9763
涉及
部分
I
REF
ACOM
图示 21. 内部的 涉及 配置
一个 外部 涉及 能 是 应用 至 refio 作 显示 在
图示 22. 这 外部 涉及 将 提供 也 一个 fixed
涉及 电压 至 增强 精度 和 逐渐变化 效能 或者
一个 varying 涉及 电压 为 增益 控制. 便条 那 这 0.1
µ
F
补偿 电容 是 不 必需的 自从 这 内部的 谈及-
ence 是 overridden, 和 这 相当地 高 输入 阻抗 的
refio 降低 任何 加载 的 这 外部 涉及.
+1.2v
REF
AVDDGAINCTRL
电流
源
排列
REFIO
FSADJ
2k
AD9763
涉及
部分
I
REF
ACOM
AVDD
外部
涉及
图示 22. 外部 涉及 配置
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