这 m48t08/18 也 有 它的 自己的 电源-失败 发现
电路. 这 控制 电路系统 constantly monitors 这
单独的 5v 供应 为 一个 输出 的 容忍 情况.
当 v
CC
是 输出 的 容忍, 这 电路 写
保护 这 sram, 供应 一个 高 程度 的 数据
安全 在 这 midst 的 unpredictable 系统 运算-
限定 brought 在 用 低 v
CC
. 作 v
CC
falls 在下
大概 3v, 这 控制 电路系统 connects 这
电池 这个 维持 数据 和 时钟 运作
直到 有效的 电源 returns.
读 模式
这 m48t08/18 是 在 这 读 模式 whenever
W
(写 使能) 是 高,
e1 (碎片 使能 1) 是 低,
和 e2 (碎片 使能 2) 是 高. 这 设备 archi-
tecture 准许 波纹-通过 进入 的 数据 从
第八 的 65,536 locations 在 这 静态的 存储 排列.
因此, 这 唯一的 地址 指定 用 这 13 ad-
dress 输入 定义 这个 一个 的 这 8,192 字节
的 数据 是 至 是 accessed. 有效的 数据 将 是 avail-
能 在 这 数据 i/o 管脚 在里面 地址 进入
时间 (t
AVQV
) 之后 这 last 地址 输入 信号 是
稳固的, 供应 那 这
e1, e2, 和g 进入
时间 是 也 satisfied. 如果 这
e1, e2 和g 进入
时间 是 不 符合, 有效的 数据 将 是 有 之后
这 latter 的 这 碎片 使能 进入 时间 (t
E1LQV
或者 t
E2HQV
) 或者 输出 使能 进入 时间 (t
GLQV
).
这 状态 的 这 第八 三-状态 数据 i/o 信号
是 控制 用
e1, e2 和g. 如果 这 输出 是
使活动 在之前 t
AVQV
, 这 数据 线条 将 是 驱动
至 一个 indeterminate 状态 直到 t
AVQV
. 如果 这 地址
输入 是 changed 当
e1, e2 和 g 仍然是
起作用的, 输出 数据 将 仍然是 有效的 为 输出 数据
支撑 时间 (t
AXQX
) 但是 将 go indeterminate 直到 这
next 地址 进入.
写 模式
这 m48t08/18 是 在 这 写 模式 whenever
w,
e1, 和 e2 是 起作用的. 这 开始 的 一个 写 是
关联 从 这 latter occurring 下落 边缘 的
w 或者e1, 或者 这 rising 边缘 的 e2. 一个 写 是
terminated 用 这 早期 rising 边缘 的
w 或者e1, 或者
这 下落 边缘 的 e2. 这 地址 必须 是 使保持
有效的 全部地 这 循环.
e1 或者w 必须 返回 高
或者 e2 低 为 一个 最小 的 t
E1HAX
或者 t
E2LAX
从
碎片 使能 或者 t
WHAX
从 写 使能 较早的 至 这
initiation 的 另一 读 或者 写 循环. 数据-在
必须 是 有效的 t
DVWH
较早的 至 这 终止 的 写 和
仍然是 有效的 为 t
WHDX
afterward. g 应当 是 保持
高 在 写 循环 至 避免 总线 contention;
虽然, 如果 这 输出 总线 有 被 使活动 用 一个
低 在
e1 和 g 和 一个 高 在 e2, 一个 低 在w 将
使不能运转 这 输出 t
WLQZ
之后w falls.
描述
(内容’d)
地址
数据
函数/范围
bcd format
D7 D6 D5 D4 D3 D2 D1 D0
1FFFh 10 年 年 年 00-99
1FFEh 0 0 0 10 m. Month Month 01-12
1FFDh 0 0 10 日期 日期 日期 01-31
1FFCh 0 FT 0 0 0 日 日 01-07
1FFBh 0 0 10 小时 小时 小时 00-23
1FFAh 0 10 分钟 分钟 分钟 00-59
1FF9h ST 10 秒 秒 秒 00-59
1FF8h W R S 校准 控制
keys:
s = sign 位
ft = 频率 测试 位 (设置 至 ’0’ 为 正常的 时钟 运作)
r = 读 位
W = 写 位
st = 停止 位
0 = 必须 是 设置 至 ’0’
表格 11. 寄存器 编排
9/19
m48t08, m48t18
: 点此下载
