M50LPW002
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summary 描述
这 m50lpw002 是 一个 2 mbit (256kb x8) 非-vola-
tile 记忆 那 能 是 读, erased 和 repro-
grammed. 这些 行动 能 是 执行
使用 一个 单独的 低 电压 (3.0 至 3.6v) 供应. 为
快 程序编制 和 快 erasing 在 生产
线条 一个 optional 12v 电源 供应 能 是 使用 至
减少 这 程序编制 和 这 erasing 时间.
这 记忆 是 分隔 在 blocks 那 能 是
erased independently 所以 它 是 可能 至 preserve
有效的 数据 当 old 数据 是 erased. blocks 能 是
保护 individually 至 阻止 意外的 pro-
gram 或者 擦掉 commands 从 modifying 这
记忆. 程序 和 擦掉 commands 是 writ-
ten 至 这 command 接口 的 这 记忆. 一个
在-碎片 程序/擦掉 控制 使简化 这
处理 的 程序编制 或者 erasing 这 记忆 用
带去 小心 的 所有 的 这 特定的 行动 那 是
必需的 至 更新 这 记忆 内容. 这 终止
的 一个 程序 或者 擦掉 运作 能 是 发现
和 任何 错误 情况 identified. 这 command
设置 必需的 至 控制 这 记忆 是 consistent
和 电子元件工业联合会 standards.
这 设备 特性 一个 asymmetrical blocked ar-
chitecture. 这 设备 有 一个 排列 的 7 blocks:
■
1 激励 块 的 16 kbyte
■
2 参数 blocks 的 8 kbyte 各自
■
1 主要的 块 的 32 kbyte
■
3 主要的 blocks 的 64 kbyte 各自
二 不同的 总线 接口 是 supported 用 这
记忆. 这 primary 接口 是 这 低 管脚
计数 (或者 lpc) 标准 接口. 这个 有 被
设计 至 除去 这 需要 为 这 isa 总线 在
电流 pc chipsets; 这 m50lpw002 acts 作 这
pc bios 在 这 低 管脚 计数 总线 为 这些 pc
chipsets.
这 secondary 接口, 这 地址/地址
多路复用 (或者 一个/一个 mux) 接口, 是 设计 至
是 兼容 和 电流 flash programmers 为
生产 线条 程序编制 较早的 至 fitting 至 一个 pc
motherboard.
这 记忆 是 delivered 和 所有 这 位 erased
(设置 至 1).
图示 2. plcc 连接
便条: 管脚 27 和 28 是 不 内部 连接.
AI05744
GPI4
NC
LFRAME
RFU
17
ID1
ID0
LAD0
LAD1
LAD2
LAD3
RFU
GPI1
TBL
ID3
ID2
GPI0
WP
9
CLK
V
SS
1
RP
V
CC
NC
GPI2
RFU
32
V
PP
V
CC
M50LPW002
GPI3
ic (v
IL
)
RFU
INIT
RFU
25
V
SS
A1
A0
DQ0
A7
A4
A3
A2
A6
A5
A10
RC
RP
A8
V
PP
V
CC
A9
NC
W
V
SS
V
CC
NC
DQ7
ic (v
IH
)
G
RB
DQ5
DQ1
DQ2
DQ3
DQ4
DQ6
V
SS
一个/一个 mux 一个/一个 mux
一个/一个 muxa/一个 mux
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