max1112/max1113
+5v, 低-电源, multi-频道,
串行 8-位 adcs
14 ______________________________________________________________________________________
SSTRB
CS
SCLK
DIN
DOUT
14 8
12
15
17
开始
SEL2 SEL1 SEL0
uni/
BIP
sgl/
DIF
PD1 PD0
B7 B6 B1
B0
t
ACQ
4µs (f
SCLK
= 500khz)
空闲
filled 和
ZEROS
空闲
转换
25µs 典型值
一个/d 状态
2 3 5 6 7 9 10 11 16 18
t
CONV
图示 10. 内部的 时钟 模式 定时
pd0 时钟 在
t
SSTRB
t
CSH
t
CONV
t
SCK
SSTRB
SCLK
t
CSS
便条: 为 最好的 噪音 效能, 保持 sclk 低 在 转换.
CS
图示 11. 内部的 时钟 模式 sstrb 详细地 定时
内部的 时钟
内部的 时钟 模式 frees 这 µp 从 这 burden 的
运动 这 sar 转换 时钟. 这个 准许 这 con-
版本 结果 至 是 读 后面的 在 这 处理器’s con-
venience, 在 任何 时钟 比率 向上 至 2mhz. sstrb 变得
低 在 这 开始 的 这 转换 和 然后 变得 高
当 这 转换 是 完全. sstrb 是 低 为
25µs (典型地), 在 这个 时间 sclk 应当 仍然是
低 为 最好的 噪音 效能.
一个 内部的 寄存器 stores 数据 当 这 转换 是
在 progress. sclk clocks 这 数据 输出 的 这个 寄存器 在
任何 时间 之后 这 转换 是 完全. 之后 sstrb
变得 高, 这 第二 下落 时钟 边缘 生产 这
msb 的 这 转换 在 dout, followed 用 这
remaining 位 在 msb-第一 format (图示 10).
CS
做
不 需要 至 是 使保持 低 once 一个 转换 是 started.
拉
CS
高 阻止 数据 从 正在 clocked 在
这 max1112/max1113 和 三-states dout, 但是 它
做 不 反而 影响 一个 内部的 时钟-模式 con-
版本 already 在 progress. 当 内部的 时钟 模式
是 选择, sstrb 做 不 go 在 一个 高-阻抗
状态 当
CS
变得 高.
图示 11 显示 这 sstrb 定时 在 内部的 时钟
模式. 在 这个 模式, 数据 能 是 shifted 在 和 输出 的
这 max1112/max1113 在 时钟 比率 向上 至 2mhz, pro-
vided 那 这 最小 acquisition 时间, t
ACQ
, 是 保持
在之上 1µs.
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