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256mb: x4, x8, x16 ddr333 sdram micron 技术, inc., reserves 这 正确的 至 改变 产品 或者 规格 没有 注意.
256mx4x8x16ddr333_b.p65 – rev. b; pub. 10/01 ©2001, micron 技术, 公司
256mb: x4, x8, x16
ddr333 sdram 补遗
‡ 产品 和 规格 discussed 在此处 是 为 evaluation 和 涉及 目的 仅有的 和 是 主题 至 改变 用
micron 没有 注意. 产品 是 仅有的 warranted 用 micron 至 满足 micron’s 生产 和 数据 薄板 规格.
初步的
‡
Architecture 64meg x 4 32 meg x 8 16 meg x 16
配置 16meg x 4 x 4 banks 8 meg x 8 x 4 banks 4 meg x 16 x 4 banks
refresh 计数 8K 8K 8K
行 寻址 8k (a0–a12) 8k (a0–a12) 8k (a0–a12)
bank 寻址 4 (ba0, ba1) 4 (ba0, ba1) 4 (ba0, ba1)
column 寻址 2K(a0–a9, a11) 1k (a0–a9) 512 (a0– a8)
翻倍 数据 比率
(ddr) sdram
mt46v64m4 –16 meg x 4 x 4 banks
mt46v32m8 – 8 meg x 8 x 4 banks
mt46v16m16 – 4meg x 16 x 4 banks
为 这 最新的 数据 薄板 revisions, 请 谈及 至 这 micron
网 站点:www.micron.com/dramds
特性
• 167 mhz 时钟, 333 mb/s/p 数据 比率
•V
DD
= +2.5v ±0.2v, v
DD
q = +2.5v ±0.2v
• 双向的 数据 strobe (dqs) transmitted/
received 和 数据, i.e., 源-同步的 数据
俘获 (x16 有 二 - 一个 每 字节)
• 内部的, pipelined 翻倍-数据-比率 (ddr)
architecture; 二 数据 accesses 每 时钟 循环
• 差别的 时钟 输入 (ck 和 ck#)
• commands entered 在 各自 积极的 ck 边缘
• dqs 边缘-排整齐 和 数据 为 读; 中心-
排整齐 和 数据 为 写
• dll 至 排整齐 dq 和 dqs transitions 和 ck
• 四 内部的 banks 为 concurrent 运作
• 数据 掩饰 (dm) 为 masking 写 数据 (x16 有
二 - 一个 每 字节)
• 可编程序的 burst 长度: 2, 4, 或者 8
• concurrent 自动 precharge 选项 supported
• 自动 refresh 和 自 refresh 模式
• fbga 包装 有
• 2.5v i/o (sstl_2 兼容)
•
t
ras lockout (
t
rap =
t
rcd)
• backwards 兼容 和 ddr200 和 ddr266
选项 部分 号码
• 配置
64 meg x 4 (16 meg x 4 x 4 banks) 64M4
32 meg x 8 (8Meg x 8 x 4 banks) 32M8
16 meg x 16 (4 meg x 16 x 4 banks) 16M16
• 塑料 包装
66-管脚 tsop (ocpl) TG
60-球 fbga (16x9mm) FJ
• 定时 - 循环 时间
6ns @ cl = 2.5 (ddr333b–fbga)
1
-6
6ns @ cl = 2.5 (ddr333b–tsop)
1
-6t
7.5ns @ cl = 2 (ddr266a)
2
-75z
• 自 refresh
标准 毫无
便条:
1. 支持 pc2700 modules 和 2.5-3-3 定时
2. 支持 pc2100 modules 和 2-3-3 定时
配置
ddr333 兼容性
ddr333 满足 或者 surpasses 所有 ddr266 定时 re-
quirements 因此 使确信 全部 backwards 兼容性
和 电流 ddr 设计. 在 增加, 这些 设备
支持 concurrent 自动-precharge 和
t
ras lockout
为 改进 定时 效能. 这 256mb,
ddr333 设备 将 支持 一个 (
t
refi) 平均 peri-
odic refresh 间隔 的 7.8us.
这 标准 66-管脚 tsop 包装 是 offered 为
要点-至-要点 产品 在哪里 这 fbga 包装
是 将 为 这 multi-漏出 系统.
这 micron 256mb 数据 薄板 提供 全部 specifi-
cations 和 符合实际 除非 指定 在此处.
关键 定时 参数
3
速 时钟 比率 数据-输出 进入 dqs-dq
等级 cl = 2
1
cl = 2.5
1
WINDOW
2
WINDOW SKEW
-6 133 mhz 167 mhz 2.15ns ±0.70ns +0.35ns
-6t 133 mhz 167 mhz 2.0ns ±0.75ns +0.45ns
-75z 133 mhz 133 mhz 2.5ns ±0.75ns +0.50ns
便条:
1. cl = cas (读) latency
2. 和 一个 50/50 时钟 职责 循环 和 一个 最小 时钟
比率 @ cl = 2 ( -75z) 和 cl = 2.5 (-6, -6t).
3. -75, -8 是 也 有; 看 根基 数据 薄板.
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