MT90401
数据 薄板
5
zarlink 半导体 公司
45 V
SS5
数字的 地面.
0 伏特
46 C19o
时钟 19.44 mhz (cmos 输出).
这个 输出 是 使用 在 oc-n 和 stm-n 产品.
47 RSEL
涉及 源 选择 (输入).
一个 逻辑 低 选择 这 pri (primary) 涉及 源
作 这 输入 涉及 信号 和 一个 逻辑 高选择 这 秒 (secondary) 输入. 这 逻辑
水平的 在 这个 输入 是 gated 在 用 这 rising 边缘 的 f8o. 为 更多 详细信息 看 rsel 位
描述 在 表格 6 - 控制 register 1 (地址 00h - 读/写).
48 TCLR
系 电路 clear (输入).
一个 逻辑 低 在 这个 输入 clears这 时间 间隔 错误 (系)
纠正 电路 结果 在 一个 realignment的 输出 阶段 和 输入 阶段. 这 tclr
管脚
应当 是 使保持 低 为 一个 最小 的 300 ns. 当 th是 管脚 是 使保持 低, 这 时间 间隔 错误
纠正 电路 是 无能.
49 V
DD3
积极的 电源 供应. 数字的 供应
.
50 NC
非 连接.
51 C20i
20 mhz 时钟 输入 (5 v tolerant 输入).
这个 管脚 是 这 输入 为 这 主控 20 mhz 时钟.
52 V
SS7
数字的 地面.
0Volts
53 c34/c44
控制 时钟 34.368 mhz / 时钟 44.736 mhz (cmos 输出).
这个 输出 时钟 是
可编程序的 至 是 也 34.368 mhz (为e3 产品) 或者44.736 mhz (为 ds3
产品). 这 输出 时钟 是 控制 vi一个 控制 管脚 在 硬件 模式 或者 控制
位 当 这 设备 是 在 microport 模式.
如果 这 e3ds3/oc3
控制 管脚 或者 控制位 是 高, 这 c34/c44管脚 将 输出 它的 名义上的
频率. 如果 这 e3ds3/oc3 控制 管脚 或者 位 是低, 这 c34/c44 管脚 将 输出 它的 名义上的
频率 分隔 用 4. (c8.5o/c11o)
54 V
DD4
积极的 电源 供应.
数字的 供应.
55 HOLDOVER
holdover (cmos 输出).
这个 输出 变得 高 当 这 设备 是 在 holdover 模式.
56 PCCi
阶段 continuity 控制 输入 (3 v 输入).
这 信号 在 这个 管脚 affects 这 状态
改变 在 primary holdover 模式 和 primary 正常的 模式 和 primary holdover
模式 和 secondary 正常的 模式. 这 逻辑 level 在 这个 输入 是 gated 用 这 rising 边缘
的 f8o. 看 图示 12, “control 状态 diagram” 在 页 21 为 详细信息.
57 锁
锁 指示信号 (cmos 输出).
这个 输出 变得 高 当 这 pll 是 在 频率 锁
至 这 输入 涉及.
58 FLOCK
快 锁 模式 (输入).
在 硬件 模式, 支撑 这个 管脚高 至 锁 faster 比 正常的 至
这 输入 涉及. 这个 管脚 执行 非 function 如果 这 设备 是 不 在 硬件 模式. 在
快 锁 模式, 这 wander 一代 的 这 pll 是, 的 necessity, compromised.
59 DS
数据 strobe (5 v tolerant 输入)
. 这个 输入 是 这 起作用的 低 数据 strobe 的 这 motorola
处理器 接口.
60 IC
内部的 连接.
系 低 为 正常的 运作.
61 SECOOR
secondary 涉及 输出 的 俘获 范围 (cmos 输出).
一个 逻辑 高 在 这个 管脚
indicates 那 这 secondary 涉及 是止 这 pll 中心 频率 用 更多 比 12
ppm. 这 度量 是 完毕 在 一个 1 第二 基准 使用 一个 信号 获得 从 这
20 mhz 时钟 输入 在 这 c20i 管脚. 当这 精度 的 这 20 mhz 时钟 是
±
4.6 ppm
这 有效的 输出 的 范围 限制的 这 secoor 信号 将 是
+
16.6 ppm 至 -7.4 ppm 或者
+7.4 ppm 至 -16.6 ppm.
管脚 描述 (持续)
管脚 # 名字 描述
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