进步 信息
mt9171/72
9-135
11 12 14 V
SS
负的 电源 供应
(0v).
12 13 15 dsto/做
数据 st-总线 输出/数据 输出
(数字的). 一个 2.048 mbit/s 串行 pcm/数据 输出 在
dn 模式. 在 mod 模式 这个 是 一个 持续的 位 stream 在 这 位 比率 选择.
13 14 16 dsti/di
数据 st-总线 在/数据 在
(数字的). 一个 2.048 mbit/s 串行 pcm/数据 输入 在 dn
模式. 在 mod 模式 这个 是 一个 持续的 位 stream 在 这 位 比率 选择.
14 15 17 F0o
/rck
框架 脉冲波 输出/receive 位 比率 时钟
输出 (数字的). 在 dn 模式 一个 244 ns
宽 负的 脉冲波 表明 这 终止 的 这 起作用的 频道 时间 的 这 设备
至 准许 daisy chaining. 在 mod 模式 提供 这 receive 位 比率 时钟 至 这
系统.
15 16 19 C4
/tck
数据 时钟/transmit 波特 比率 时钟
(数字的). 一个 4.096 mhz ttl 兼容
时钟 输入 为 这 主控 和 输出 为 这 从动装置 在 dn 模式. 为 mod
模式 这个 管脚 提供 这 transmit 位 比率 时钟 至 这 系统.
16 17 21 OSC2
振荡器 输出
. cmos 输出.
17 19 22 OSC1
振荡器 输入
. cmos 输入. d.c. couple 信号 至 这个 管脚. 谈及 至 d.c.
电的 特性 为 osc1 输入 (所需的)东西.
18 20 23 Precan
precanceller 使不能运转.
当 使保持 至 逻辑 ’1
’,
这 内部的 path 从 l
输出
至 这
precanceller 是 强迫 至 v
偏差
因此 bypassing 这 precanceller 部分. 当
逻辑 ’0’, 这 l
输出
至 这 precanceller path 是 使能 和 功能 正常情况下. 一个
内部的 pulldown (50 k
Ω
) 是 提供 在 这个 管脚.
8,
18
1,6,
11,
18,
20,
25
NC
非 连接.
leave 打开 电路
19 21 24 L
输出
DIS
L
输出
使不能运转.
当 使保持 至 逻辑 “1”, l
输出
是 无能 (i.e., 输出 = v
偏差
). 当
逻辑 “0”, l
输出
功能 正常情况下. 一个 内部的 pulldown (50 k
Ω
) 是 提供 在 这个
管脚.
20 22 26 测试
测试 管脚.
连接 至 v
SS
.
21 23 27 L
在
receive 信号
输入 (相似物).
22 24 28 V
DD
积极的 电源 供应
(+5v) 输入.
管脚 描述 (持续)
管脚 #
名字 描述
22 24 28
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