N80188_集成电路资料查询网

8018680188
这 更小的 限制 的 记忆 定义 用 这个 碎片 选择
是 总是 0H 当 这 upper 限制 是 programmable
用 程序编制 这 upper limit 这 大小 的 这
记忆 块 是 defined
mid-范围 记忆 CS
这 处理器 提供 四 MCS 线条 这个 是
起作用的 在里面 一个 用户-locatable 记忆 block 这个
块 能 是 located 在里面 这 1-mbyte 记忆 ad-
dress 空间 独有的 的 这 areas 定义 用 UCS
和 LCS 两个都 这 根基 地址 和 大小 的 这个
记忆 块 是 programmable
附带的 碎片 选择
这 处理器 能 发生 碎片 选择 为 向上 至
七 附带的 devices 这些 碎片 选择 是 交流-
tive 为 七 相接的 blocks 的 128 字节 在之上
一个 可编程序的 根基 address 这 根基 地址
将 是 located 在 也 记忆 或者 IO space sev-
en CS
线条 called PCS0–6 是 发生 用 这
processor PCS5
和 PCS6 能 也 是 pro-
grammed 至 提供 latched 地址 位 A1 和 A2
如果 所以 programmed 它们 不能 是 使用 作 peripher-
al selects 这些 输出 能 是 连接 直接地
至 这 A0 和 A1 管脚 使用 为 selecting 内部的
寄存器 的 8-位 附带的 chips
准备好 一代 逻辑
这 处理器 能 发生 一个 准备好 信号 inter-
nally 为 各自 的 这 记忆 或者 附带的 CS
lines
这 号码 的 WAIT states 至 是 inserted 为 各自
附带的 或者 记忆 是 可编程序的 至 提供
0–3 wait states 为 所有 accesses 至 这 范围 为
这个 这 碎片 选择 是 active 在 addition 这 proc-
essor 将 是 编写程序 至 也 ignore 外部
准备好 为 各自 碎片-选择 范围 individually 或者 至
因素 外部 准备好 和 这 整体的 准备好
generator
碎片 SELECTREADY 逻辑 和 重置
在之上 RESET 这 碎片-selectready 逻辑 将 每-
表格 这 下列的 actions

所有 碎片-选择 输出 将 是 驱动 HIGH

在之上 leaving RESET 这 UCS 线条 将 是 pro-
grammed 至 提供 碎片 选择 至 一个 1K 块
和 这 accompanying 准备好 控制 位 设置 在
011 至 insert 3 wait states 在 conjunction 和 ex-
ternal 准备好 (ie UMCS resets 至 fffbh)

非 其它 碎片 选择 或者 准备好 控制 寄存器
有 任何 predefined 值 之后 RESET 它们
将 不 变为 起作用的 直到 这 CPU accesses
它们的 控制 registers 两个都 这 PACS 和 MPCS
寄存器 必须 是 accessed 在之前 这 PCS 线条
将 变为 active
DMA 途径
这 DMA 控制 提供 二 独立 DMA
channels 数据 transfers 能 出现 在 memo-
ry 和 IO spaces (eg 记忆 至 io) 或者 在里面 这
一样 空间 (eg 记忆 至 记忆 或者 IO 至 io)
数据 能 是 transferred 也 在 字节 或者 在 words
(80186 仅有的) 至 或者 从 甚至 或者 odd addresses
各自 DMA 频道 维持 两个都 一个 20-位 源
和 destination pointer 这个 能 是 optionally 在-
cremented 或者 decremented 之后 各自 数据 转移
(用 一个 或者 二 取决于 在 字节 或者 文字 transfers)
各自 数据 转移 消费 2 总线 循环 (一个 迷你-
mum 的 8 clocks) 一个 循环 至 fetch 数据 和 这
其它 至 store data 这个 提供 一个 最大 数据
转移 比率 的 125 Mwordsec 或者 25 Mbytessec
在 10 MHz (half 的 这个 比率 为 这 80188)
DMA 途径 和 重置
在之上 RESET 这 DMA 途径 将 执行 这
下列的 actions

这 StartStop 位 为 各自 频道 将 是 重置
至 STOP

任何 转移 在 progress 是 aborted
计时器
这 处理器 提供 三 内部的 16-位 pro-
grammable timers 二 的 这些 是 高级地 有伸缩性的
和 是 连接 至 四 外部 管脚 (2 每 计时器)
它们 能 是 使用 至 计数 外部 events 时间 ex-
ternal events 发生 nonrepetitive waveforms
etc 这 第三 计时器 是 不 连接 至 任何 外部
pins 和 是 有用的 为 real-时间 编码 和 时间 de-
lay applications 在 addition 这 第三 计时器 能 是
使用 作 一个 预分频器 至 这 其它 two 或者 作 一个 DMA
要求 source
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8018680188 这更小的限制的记忆定义用这个碎片选择是总是 0H 当这 upper 限制是 programmable 用程序编制这 upper limit 这大小的这记忆块是 defined mid-范围记忆 CS 这处理器提供四 MCS 线条这个是起作用的在里面一个用户-locatable 记忆 block 这个块能是 located 在里面这 1-mbyte 记忆 ad- dress 空间独有的的这 areas 定义用 UCS 和 LCS 两个都这根基地址和大小的这个记忆块是 programmable 附带的碎片选择这处理器能发生碎片选择为向上至七附带的 devices 这些碎片选择是交流- tive 为七相接的 blocks 的 128 字节在之上一个可编程序的根基 address 这根基地址将是 located 在也记忆或者 IO space sev- en CS 线条 called PCS0–6 是发生用这 processor PCS5 和 PCS6 能也是 pro- grammed 至提供 latched 地址位 A1 和 A2 如果所以 programmed 它们不能是使用作 peripher- al selects 这些输出能是连接直接地至这 A0 和 A1 管脚使用为 selecting 内部的寄存器的 8-位附带的 chips 准备好一代逻辑这处理器能发生一个准备好信号 inter- nally 为各自的这记忆或者附带的 CS lines 这号码的 WAIT states 至是 inserted 为各自附带的或者记忆是可编程序的至提供 0–3 wait states 为所有 accesses 至这范围为这个这碎片选择是 active 在 addition 这 proc- essor 将是编写程序至也 ignore 外部准备好为各自碎片-选择范围 individually 或者至因素外部准备好和这整体的准备好 generator 碎片 SELECTREADY 逻辑和重置在之上 RESET 这碎片-selectready 逻辑将每- 表格这下列的 actions  所有碎片-选择输出将是驱动 HIGH  在之上 leaving RESET 这 UCS 线条将是 pro- grammed 至提供碎片选择至一个 1K 块和这 accompanying 准备好控制位设置在 011 至 insert 3 wait states 在 conjunction 和 ex- ternal 准备好 (ie UMCS resets 至 fffbh)  非其它碎片选择或者准备好控制寄存器有任何 predefined 值之后 RESET 它们将不变为起作用的直到这 CPU accesses 它们的控制 registers 两个都这 PACS 和 MPCS 寄存器必须是 accessed 在之前这 PCS 线条将变为 active DMA 途径这 DMA 控制提供二独立 DMA channels 数据 transfers 能出现在 memo- ry 和 IO spaces (eg 记忆至 io) 或者在里面这一样空间 (eg 记忆至记忆或者 IO 至 io) 数据能是 transferred 也在字节或者在 words (80186 仅有的) 至或者从甚至或者 odd addresses 各自 DMA 频道维持两个都一个 20-位源和 destination pointer 这个能是 optionally 在- cremented 或者 decremented 之后各自数据转移 (用一个或者二取决于在字节或者文字 transfers) 各自数据转移消费 2 总线循环 (一个迷你- mum 的 8 clocks) 一个循环至 fetch 数据和这其它至 store data 这个提供一个最大数据转移比率的 125 Mwordsec 或者 25 Mbytessec 在 10 MHz (half 的这个比率为这 80188) DMA 途径和重置在之上 RESET 这 DMA 途径将执行这下列的 actions  这 StartStop 位为各自频道将是重置至 STOP  任何转移在 progress 是 aborted 计时器这处理器提供三内部的 16-位 pro- grammable timers 二的这些是高级地有伸缩性的和是连接至四外部管脚 (2 每计时器) 它们能是使用至计数外部 events 时间 ex- ternal events 发生 nonrepetitive waveforms etc 这第三计时器是不连接至任何外部 pins 和是有用的为 real-时间编码和时间 de- lay applications 在 addition 这第三计时器能是使用作一个预分频器至这其它 two 或者作一个 DMA 要求 source 11 11

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