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8018680188
表格 1 管脚 描述
标识
管脚
类型 名字 和 函数
No
V
CC
9I
系统 POWER
一个
5 volt 电源 supply
43
V
SS
26 I 系统 Ground
60
重置 57 O 重置 输出 indicates 那 这 CPU 是 正在 reset 和 能 是 使用 作 一个 系统
reset 它 是 起作用的 HIGH 同步 和 这 处理器 clock 和 lasts 一个
integer 号码 的 时钟 时期 相应的 至 这 长度 的 这 RES
signal
X1 59 I 结晶 输入 X1 和 X2 提供 外部 连接 为 一个 基本的 模式
并行的 resonant 结晶 为 这 内部的 oscillator Instead 的 使用 一个 crystal 一个
X2 58 O
外部 时钟 将 是 应用 至 X1 当 降低 偏离 电容 在 X2
这 输入 或者 振荡器 频率 是 内部 分隔 用 二 至 发生 这
时钟 信号 (clkout)
CLKOUT 56 O 时钟 输出 提供 这 系统 和 一个 50% 职责 循环 waveform 所有 设备
管脚 timings 是 指定 相关的 至 CLKOUT
RES 24 I 一个 起作用的 RES 导致 这 处理器 至 立即 terminate 它的 呈现
activity clear 这 内部的 logic 和 enter 一个 dormant state 这个 信号 将 是
异步的 至 这 处理器 clock 这 处理器 begins fetching
说明 大概 6

时钟 循环 之后 RES
是 returned HIGH 为
恰当的 initialization V
CC
必须 是 在里面 规格 和 这 时钟 信号 必须
是 稳固的 为 更多 比 4 clocks 和 RES
使保持 LOW RES 是 内部
synchronized 这个 输入 是 提供 和 一个 施密特-触发 至 facilitate 电源-在
RES
一代 通过 一个 RC network
测试 47 IO 测试 是 examined 用 这 WAIT instruction 如果 这 测试 输入 是 高 当
‘‘WAIT’’ 执行 begins 操作指南 执行 将 suspend 测试
将 是
resampled 直到 它 变得 LOW 在 这个 时间 执行 将 resume 如果 中断
是 使能 当 这 处理器 是 waiting 为 TEST 中断 将 是 serviced
在 电源-up 起作用的 RES
是 必需的 至 配置 测试 作 一个 input 这个 管脚
是 同步 internally
TMR 在 0 20 I 计时器 输入 是 使用 也 作 时钟 或者 控制 signals 取决于 在之上 这
编写程序 计时器 mode 这些 输入 是 起作用的 高 (或者 低-至-高
TMR 在 1 21 I
transitions 是 counted) 和 内部 synchronized
TMR 输出 0 22 O 计时器 输出 是 使用 至 提供 单独的 脉冲波 或者 continous 波形
generation 取决于 在之上 这 计时器 模式 selected
TMR 输出 1 23 O
DRQ0 18 I DMA 要求 是 asserted 高 用 一个 外部 设备 当 它 是 准备好 为 DMA
频道 0 或者 1 至 执行 一个 transfer 这些 信号 是 水平的-triggered 和
DRQ1 19 I
内部 synchronized
NMI 46 I 这 非-maskable 中断 输入 导致 一个 类型 2 interrupt 一个 NMI 转变
从 低 至 高 是 latched 和 同步 internally 和 initiates 这
中断 在 这 next 操作指南 boundary NMI 必须 是 asserted 为 在 least 一个
clock 这 非-maskable 中断 不能 是 避免 用 programming
INT0 45 I Maskable 中断 Requests 能 是 要求 用 activating 一个 的 这些 pins
当 配置 作 inputs 这些 管脚 是 起作用的 HIGH 中断 Requests 是
INT1SELECT
44 I
同步 internally INT2 和 INT3 将 是 配置 至 提供 起作用的-
INT2INTA0
42 IO
低 中断-acknowledge 输出 signals 所有 中断 输入 将 是
INT3INTA1
IRQ 41 IO
配置 至 是 也 边缘- 或者 水平的-triggered 至 确保 recognition 所有
中断 requests 必须 仍然是 起作用的 直到 这 中断 是 acknowledged 当
从动装置 模式 是 selected 这 函数 的 这些 管脚 改变 (看 中断
控制 部分 的 这个 数据 薄板)
NOTE
管脚 names 在 parentheses 应用 至 这 80188
5
5

标　题:
内　容:
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8018680188 表格 1 管脚描述标识管脚类型名字和函数 No V CC 9I 系统 POWER 一个 5 volt 电源 supply 43 V SS 26 I 系统 Ground 60 重置 57 O 重置输出 indicates 那这 CPU 是正在 reset 和能是使用作一个系统 reset 它是起作用的 HIGH 同步和这处理器 clock 和 lasts 一个 integer 号码的时钟时期相应的至这长度的这 RES signal X1 59 I 结晶输入 X1 和 X2 提供外部连接为一个基本的模式并行的 resonant 结晶为这内部的 oscillator Instead 的使用一个 crystal 一个 X2 58 O 外部时钟将是应用至 X1 当降低偏离电容在 X2 这输入或者振荡器频率是内部分隔用二至发生这时钟信号 (clkout) CLKOUT 56 O 时钟输出提供这系统和一个 50% 职责循环 waveform 所有设备管脚 timings 是指定相关的至 CLKOUT RES 24 I 一个起作用的 RES 导致这处理器至立即 terminate 它的呈现 activity clear 这内部的 logic 和 enter 一个 dormant state 这个信号将是异步的至这处理器 clock 这处理器 begins fetching 说明大概 6  时钟循环之后 RES 是 returned HIGH 为恰当的 initialization V CC 必须是在里面规格和这时钟信号必须是稳固的为更多比 4 clocks 和 RES 使保持 LOW RES 是内部 synchronized 这个输入是提供和一个施密特-触发至 facilitate 电源-在 RES 一代通过一个 RC network 测试 47 IO 测试是 examined 用这 WAIT instruction 如果这测试输入是高当 ‘‘WAIT’’ 执行 begins 操作指南执行将 suspend 测试将是 resampled 直到它变得 LOW 在这个时间执行将 resume 如果中断是使能当这处理器是 waiting 为 TEST 中断将是 serviced 在电源-up 起作用的 RES 是必需的至配置测试作一个 input 这个管脚是同步 internally TMR 在 0 20 I 计时器输入是使用也作时钟或者控制 signals 取决于在之上这编写程序计时器 mode 这些输入是起作用的高 (或者低-至-高 TMR 在 1 21 I transitions 是 counted) 和内部 synchronized TMR 输出 0 22 O 计时器输出是使用至提供单独的脉冲波或者 continous 波形 generation 取决于在之上这计时器模式 selected TMR 输出 1 23 O DRQ0 18 I DMA 要求是 asserted 高用一个外部设备当它是准备好为 DMA 频道 0 或者 1 至执行一个 transfer 这些信号是水平的-triggered 和 DRQ1 19 I 内部 synchronized NMI 46 I 这非-maskable 中断输入导致一个类型 2 interrupt 一个 NMI 转变从低至高是 latched 和同步 internally 和 initiates 这中断在这 next 操作指南 boundary NMI 必须是 asserted 为在 least 一个 clock 这非-maskable 中断不能是避免用 programming INT0 45 I Maskable 中断 Requests 能是要求用 activating 一个的这些 pins 当配置作 inputs 这些管脚是起作用的 HIGH 中断 Requests 是 INT1SELECT 44 I 同步 internally INT2 和 INT3 将是配置至提供起作用的- INT2INTA0 42 IO 低中断-acknowledge 输出 signals 所有中断输入将是 INT3INTA1 IRQ 41 IO 配置至是也边缘- 或者水平的-triggered 至确保 recognition 所有中断 requests 必须仍然是起作用的直到这中断是 acknowledged 当从动装置模式是 selected 这函数的这些管脚改变 (看中断控制部分的这个数据薄板) NOTE 管脚 names 在 parentheses 应用至这 80188 5 5

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