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8018680188
表格 1 管脚 描述
(持续)
标识
管脚
类型 名字 和 函数
No
A19S6 65 O 地址 总线 输出 (16–19) 和 总线 循环 状态 (3–6) 表明 这 四 大多数
重大的 地址 位 在 T
1
 这些 信号 是 起作用的 HIGH 在 T
2
T
3
T
W

A18S5 66 O
和 T
4
 这 S6 管脚 是 低 至 表明 一个 cpu-initiated 总线 循环 或者 高 至 表明 一个
A17S4 67 O
dma-initiated 总线 cycle 在 这 一样 t-states S3 S4 和 S5 是 总是 LOW
A16S3 68 O
这 状态 管脚 float 在 总线 支撑 或者 RESET
AD15 (a15) 1 IO AddressData 总线 信号 组成 这 时间 多路复用 记忆 或者 IO 地址 (t
1
)
和 数据 (t
2
T
3
T
W
 和 T
4
) bus 这 总线 是 起作用的 HIGH 一个
0
是 analogous 至 BHE 为
AD14 (a14) 3 IO
这 更小的 字节 的 这 数据 bus 管脚 D
7
通过 D
0
 它 是 低 在 T
1
当 一个 字节 是
AD13 (a13) 5 IO
至 是 transferred 面向 这 更小的 portion 的 这 总线 在 记忆 或者 IO operations BHE
AD12 (a12) 7 IO
做 不 exist 在 这 80188 作 这 数据 总线 是 仅有的 8 位 wide
AD11 (a11) 10 IO
AD10 (a10) 12 IO
AD9 (a9) 14 IO
AD8 (a8) 16 IO
AD7 2 IO
AD6 4 IO
AD5 6 IO
AD4 8 IO
AD3 11 IO
AD2 13 IO
AD1 15 IO
AD0 17 IO
BHES7 64 O 在 T
1
这 总线 高 使能 信号 应当 是 使用 至 决定 如果 数据 是 至 是
使能 面向 这 大多数 重大的 half 的 这 数据 bus 管脚 D
15
–D
8
 BHE 是 低
(s7)
在 T
1
为 read write 和 中断 acknowledge 循环 当 一个 字节 是 至 是
transferred 在 这 高等级的 half 的 这 bus 这 S
7
状态 信息 是 有 在
T
2
T
3
 和 T
4
S
7
是 logically 相等的 至 BHE BHES7 floats 在 HOLD 在 这
80188 S7 是 高 在 正常的 operation
BHE
和 A0 Encodings (80186 仅有的)
BHE A0
函数
值 值
0 0 文字 转移
0 1 字节 转移 在 upper half 的 数据 总线 (d15–d8)
1 0 字节 转移 在 更小的 half 的 数据 总线 (d
7
–D
0
)
1 1 保留
ALEQS0 61 O 地址 获得 EnableQueue 状态 0 是 提供 用 这 处理器 至 获得 这
address ALE 是 起作用的 HIGH 地址 是 有保证的 至 是 有效的 在 这 trailing
边缘 的 ALE 这 ALE rising 边缘 是 发生 止 这 rising 边缘 的 这 CLKOUT
立即 preceding T
1
的 这 有关联的 总线 cycle effectively 一个-half 时钟 循环
早期 比 在 这 8086 这 trailing 边缘 是 发生 止 这 CLKOUT rising 边缘 在
T
1
作 在 这 8086 便条 那 ALE 是 从不 floated
WRQS1 63 O 写 StrobeQueue 状态 1 indicates 那 这 数据 在 这 总线 是 至 是 写 在 一个
记忆 或者 一个 IO device WR 是 起作用的 为 T
2
T
3
 和 T
W
的 任何 写 cycle 它 是 起作用的
LOW 和 floats 在 HOLD 当 这 处理器 是 在 queue 状态 mode 这 ALE
QS0 和 WR
QS1 管脚 提供 信息 关于 processorinstruction queue
interaction
QS1 QS0 Queue 运作
0 0 非 queue 运作
0 1 第一 opcode 字节 fetched 从 这 queue
1 1 Subsequent 字节 fetched 从 这 queue
1 0 Empty 这 queue
NOTE
管脚 names 在 parentheses 应用 至 这 80188
6
6

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8018680188 表格 1 管脚描述 (持续) 标识管脚类型名字和函数 No A19S6 65 O 地址总线输出 (16–19) 和总线循环状态 (3–6) 表明这四大多数重大的地址位在 T 1  这些信号是起作用的 HIGH 在 T 2 T 3 T W  A18S5 66 O 和 T 4  这 S6 管脚是低至表明一个 cpu-initiated 总线循环或者高至表明一个 A17S4 67 O dma-initiated 总线 cycle 在这一样 t-states S3 S4 和 S5 是总是 LOW A16S3 68 O 这状态管脚 float 在总线支撑或者 RESET AD15 (a15) 1 IO AddressData 总线信号组成这时间多路复用记忆或者 IO 地址 (t 1 ) 和数据 (t 2 T 3 T W  和 T 4 ) bus 这总线是起作用的 HIGH 一个 0 是 analogous 至 BHE 为 AD14 (a14) 3 IO 这更小的字节的这数据 bus 管脚 D 7 通过 D 0  它是低在 T 1 当一个字节是 AD13 (a13) 5 IO 至是 transferred 面向这更小的 portion 的这总线在记忆或者 IO operations BHE AD12 (a12) 7 IO 做不 exist 在这 80188 作这数据总线是仅有的 8 位 wide AD11 (a11) 10 IO AD10 (a10) 12 IO AD9 (a9) 14 IO AD8 (a8) 16 IO AD7 2 IO AD6 4 IO AD5 6 IO AD4 8 IO AD3 11 IO AD2 13 IO AD1 15 IO AD0 17 IO BHES7 64 O 在 T 1 这总线高使能信号应当是使用至决定如果数据是至是使能面向这大多数重大的 half 的这数据 bus 管脚 D 15 –D 8  BHE 是低 (s7) 在 T 1 为 read write 和中断 acknowledge 循环当一个字节是至是 transferred 在这高等级的 half 的这 bus 这 S 7 状态信息是有在 T 2 T 3  和 T 4 S 7 是 logically 相等的至 BHE BHES7 floats 在 HOLD 在这 80188 S7 是高在正常的 operation BHE 和 A0 Encodings (80186 仅有的) BHE A0 函数值值 0 0 文字转移 0 1 字节转移在 upper half 的数据总线 (d15–d8) 1 0 字节转移在更小的 half 的数据总线 (d 7 –D 0 ) 1 1 保留 ALEQS0 61 O 地址获得 EnableQueue 状态 0 是提供用这处理器至获得这 address ALE 是起作用的 HIGH 地址是有保证的至是有效的在这 trailing 边缘的 ALE 这 ALE rising 边缘是发生止这 rising 边缘的这 CLKOUT 立即 preceding T 1 的这有关联的总线 cycle effectively 一个-half 时钟循环早期比在这 8086 这 trailing 边缘是发生止这 CLKOUT rising 边缘在 T 1 作在这 8086 便条那 ALE 是从不 floated WRQS1 63 O 写 StrobeQueue 状态 1 indicates 那这数据在这总线是至是写在一个记忆或者一个 IO device WR 是起作用的为 T 2 T 3  和 T W 的任何写 cycle 它是起作用的 LOW 和 floats 在 HOLD 当这处理器是在 queue 状态 mode 这 ALE QS0 和 WR QS1 管脚提供信息关于 processorinstruction queue interaction QS1 QS0 Queue 运作 0 0 非 queue 运作 0 1 第一 opcode 字节 fetched 从这 queue 1 1 Subsequent 字节 fetched 从这 queue 1 0 Empty 这 queue NOTE 管脚 names 在 parentheses 应用至这 80188 6 6

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