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函数的 描述
设备 运作
这 六 模式 的 运作 的 这 非易失存储器 是 列表 在 ta-
ble I 它 应当 是 指出 那 所有 输入 为 这 六 模式 是
在 TTL levels 这 电源 供应 必需的 是 V
CC
和
V
PP
 这 V
PP
电源 供应 必须 是 在 1275V 在 这
三 程序编制 modes 和 必须 是 在 5V 在 这 其它
三 modes 这 V
CC
电源 供应 必须 是 在 625V dur-
ing 这 三 程序编制 modes 和 在 5V 在 这 其它
三 modes
读 模式
这 非易失存储器 有 二 控制 functions 两个都 的 这个 必须
是 logically 起作用的 在 顺序 至 获得 数据 在 这 outputs
碎片 使能 (cepgm) 是 这 电源 控制 和 应当 是
使用 为 设备 selection 输出 使能 (oe) 是 这 输出
控制 和 应当 是 使用 至 门 数据 至 这 输出 pins
独立 的 设备 selection 假设 那 地址
是 stable 地址 进入 时间 (t
ACC
) 是 equal 至 这 延迟
从 CE 至 输出 (t
CE
) 数据 是 有 在 这 输出 t
OE
之后 这 下落 边缘 的 OE 假设 那 CEPGM 有
被 低 和 地址 有 被 稳固的 为 在 least t
ACC
–
t
OE

备用物品 模式
这 非易失存储器 有 一个 备用物品 模式 这个 减少 这 起作用的
电源 消耗 用 在 99% 从 385 mW 至 055 mW
这 非易失存储器 是 放置 在 这 备用物品 模式 用 应用 一个
CMOS 高 信号 至 这 CEPGM input 当 在 备用物品
mode 这 输出 是 在 一个 高 阻抗 state indepen-
dent 的 这 OE input
输出 使不能运转
这 非易失存储器 是 放置 在 输出 使不能运转 用 应用 一个 TTL
高 信号 至 这 OE input 当 在 输出 使不能运转 所有 cir-
cuitry 是 enabled 除了 这 输出 是 在 一个 高 imped-
ance 状态 (触发-状态)
输出 或者-typing
因为 这 非易失存储器 是 通常地 使用 在 大 记忆 ar-
rays 国家的 有 提供 一个 2-线条 控制 函数 那
accommodates 这个 使用 的 多样的 记忆 connections
这 2-线条 控制 函数 准许 for
一个) 这 最低 可能 记忆 电源 dissipation 和
b) 完全 assurance 那 输出 总线 contention 将 不
occur
至 大多数 efficiently 使用 这些 二 控制 lines 它 是 recom-
mended 那 CEPGM 是 解码 和 使用 作 这 primary
设备 selecting function 当 OE 是 制造 一个 一般
连接 至 所有 设备 在 这 排列 和 连接 至 这
读 线条 从 这 系统 控制 bus 这个 assures 那 所有
deselected 记忆 设备 是 在 它们的 低 电源 备用物品
模式 和 那 这 输出 管脚 是 起作用的 仅有的 当 数据 是
desired 从 一个 particular 记忆 device
程序编制
CAUTION Exceeding 14V 在 管脚 1 (v
PP
) 将 损坏 这
EPROM
Initially 和 之后 各自 erasure 所有 位 的 这 非易失存储器 是 在
这 ‘‘1’s’’ state 数据 是 introduced 用 selectively 程序-
ming ‘‘0’s’’ 在 这 desired 位 locations 虽然 仅有的
‘‘0’s’’ 将 是 programmed 两个都 ‘‘1’s’’ 和 ‘‘0’s’’ 能 是 前-
sented 在 这 数据 word 这 仅有的 方法 至 改变 一个 ‘‘0’’ 至 一个
‘‘1’’ 是 用 ultraviolet 明亮的 erasure
这 非易失存储器 是 在 这 程序编制 模式 当 这 V
PP
电源 供应 是 在 1275V 和 OE 是 在 V
IH
 它 是 必需的
那 在 least 一个 01
m
F 电容 是 放置 横过 V
PP
V
CC
至 地面 至 压制 spurious 电压 过往旅客 这个
将 损坏 这 device 这 数据 至 是 编写程序 是
应用 8 位 在 并行的 至 这 数据 输出 pins 这 水平
必需的 为 这 地址 和 数据 输入 是 TTL
当 这 地址 和 数据 是 stable 一个 起作用的 low TTL
程序 脉冲波 是 应用 至 这 CEPGM input 一个 程序
脉冲波 必须 是 应用 在 各自 地址 location 至 是 pro-
grammed 这 非易失存储器 是 编写程序 和 这 快 pro-
gramming Algorithm 显示 在
图示 1
 各自 地址 是
编写程序 和 一个 序列 的 100
m
s 脉冲 直到 它 核实
good 向上 至 一个 最大 的 25 pulses 大多数 记忆 cells 将
程序 和 一个 单独的 100
m
s pulse
这 非易失存储器 必须 不 是 编写程序 和 一个 直流 信号 ap-
plied 至 这 CEPGM input
程序编制 多样的 非易失存储器 在 并行的 和 这 一样
数据 能 是 容易地 accomplished 预定的 至 这 simplicity 的 这
程序编制 requirments 像 输入 的 这 并行的 ep-
只读存储器 将 是 连接 一起 当 它们 是 pro-
grammed 和 这 一样 data 一个 低 水平的 TTL 脉冲波 应用
至 这 CEPGM 输入 programs 这 paralleled EPROM
程序 Inhibit
程序编制 多样的 EPROMs 在 并行的 和 不同的
数据 是 也 容易地 accomplished 除了 为 CEPGM 所有
像 输入 (包含 oe) 的 这 并行的 EPROMs 将 是
common 一个 TTL 低 水平的 程序 脉冲波 应用 至 一个 ep-
ROM’s CEPGM 输入 和 V
PP
在 1275V 将 程序 那
EPROM 一个 TTL 高 水平的 CEPGM 输入 inhibits 这 其它
EPROMs 从 正在 programmed
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函数的描述设备运作这六模式的运作的这非易失存储器是列表在 ta- ble I 它应当是指出那所有输入为这六模式是在 TTL levels 这电源供应必需的是 V CC 和 V PP  这 V PP 电源供应必须是在 1275V 在这三程序编制 modes 和必须是在 5V 在这其它三 modes 这 V CC 电源供应必须是在 625V dur- ing 这三程序编制 modes 和在 5V 在这其它三 modes 读模式这非易失存储器有二控制 functions 两个都的这个必须是 logically 起作用的在顺序至获得数据在这 outputs 碎片使能 (cepgm) 是这电源控制和应当是使用为设备 selection 输出使能 (oe) 是这输出控制和应当是使用至门数据至这输出 pins 独立的设备 selection 假设那地址是 stable 地址进入时间 (t ACC ) 是 equal 至这延迟从 CE 至输出 (t CE ) 数据是有在这输出 t OE 之后这下落边缘的 OE 假设那 CEPGM 有被低和地址有被稳固的为在 least t ACC – t OE  备用物品模式这非易失存储器有一个备用物品模式这个减少这起作用的电源消耗用在 99% 从 385 mW 至 055 mW 这非易失存储器是放置在这备用物品模式用应用一个 CMOS 高信号至这 CEPGM input 当在备用物品 mode 这输出是在一个高阻抗 state indepen- dent 的这 OE input 输出使不能运转这非易失存储器是放置在输出使不能运转用应用一个 TTL 高信号至这 OE input 当在输出使不能运转所有 cir- cuitry 是 enabled 除了这输出是在一个高 imped- ance 状态 (触发-状态) 输出或者-typing 因为这非易失存储器是通常地使用在大记忆 ar- rays 国家的有提供一个 2-线条控制函数那 accommodates 这个使用的多样的记忆 connections 这 2-线条控制函数准许 for 一个) 这最低可能记忆电源 dissipation 和 b) 完全 assurance 那输出总线 contention 将不 occur 至大多数 efficiently 使用这些二控制 lines 它是 recom- mended 那 CEPGM 是解码和使用作这 primary 设备 selecting function 当 OE 是制造一个一般连接至所有设备在这排列和连接至这读线条从这系统控制 bus 这个 assures 那所有 deselected 记忆设备是在它们的低电源备用物品模式和那这输出管脚是起作用的仅有的当数据是 desired 从一个 particular 记忆 device 程序编制 CAUTION Exceeding 14V 在管脚 1 (v PP ) 将损坏这 EPROM Initially 和之后各自 erasure 所有位的这非易失存储器是在这 ‘‘1’s’’ state 数据是 introduced 用 selectively 程序- ming ‘‘0’s’’ 在这 desired 位 locations 虽然仅有的 ‘‘0’s’’ 将是 programmed 两个都 ‘‘1’s’’ 和 ‘‘0’s’’ 能是前- sented 在这数据 word 这仅有的方法至改变一个 ‘‘0’’ 至一个 ‘‘1’’ 是用 ultraviolet 明亮的 erasure 这非易失存储器是在这程序编制模式当这 V PP 电源供应是在 1275V 和 OE 是在 V IH  它是必需的那在 least 一个 01 m F 电容是放置横过 V PP V CC 至地面至压制 spurious 电压过往旅客这个将损坏这 device 这数据至是编写程序是应用 8 位在并行的至这数据输出 pins 这水平必需的为这地址和数据输入是 TTL 当这地址和数据是 stable 一个起作用的 low TTL 程序脉冲波是应用至这 CEPGM input 一个程序脉冲波必须是应用在各自地址 location 至是 pro- grammed 这非易失存储器是编写程序和这快 pro- gramming Algorithm 显示在图示 1  各自地址是编写程序和一个序列的 100 m s 脉冲直到它核实 good 向上至一个最大的 25 pulses 大多数记忆 cells 将程序和一个单独的 100 m s pulse 这非易失存储器必须不是编写程序和一个直流信号 ap- plied 至这 CEPGM input 程序编制多样的非易失存储器在并行的和这一样数据能是容易地 accomplished 预定的至这 simplicity 的这程序编制 requirments 像输入的这并行的 ep- 只读存储器将是连接一起当它们是 pro- grammed 和这一样 data 一个低水平的 TTL 脉冲波应用至这 CEPGM 输入 programs 这 paralleled EPROM 程序 Inhibit 程序编制多样的 EPROMs 在并行的和不同的数据是也容易地 accomplished 除了为 CEPGM 所有像输入 (包含 oe) 的这并行的 EPROMs 将是 common 一个 TTL 低水平的程序脉冲波应用至一个 ep- ROM’s CEPGM 输入和 V PP 在 1275V 将程序那 EPROM 一个 TTL 高水平的 CEPGM 输入 inhibits 这其它 EPROMs 从正在 programmed 7

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