AD7894
–8–
rev. 0
250ns 最小值
BUSY
SCLK
CONVST
转换
是 initiated;
追踪/支撑
变得 在
支撑
转换
ENDS
10
s 后来的
串行 读
运作
读 运作
应当 终止 250ns
较早的 至 next
rising 边缘 的
CONVST
输出
串行 变换
寄存器
是 重置
t
转变
= 10
s
部分
WAKES
向上
图示 4. 模式 2 定时 图解 在哪里 自动 睡眠 函数 是 initiated
t
2
t
3
t
4
t
5
t
6
2 leading
ZEROS
三-状态
三-
状态
1 2 3 4 15 16
DB13 DB12 DB0
sclk (i/p)
dout (o/p)
t
2
=
t
3
= 31.25ns 最小值,
t
4
= 60ns 最大值,
t
5
= 10ns 最小值,
t
6
= 20ns 最大值 @ 5v, 一个, b, 版本
图示 5. 数据 读 运作
模式 2 运作 (自动 睡眠 之后 转换)
这 定时 图解 在 图示 4 是 为 最佳的 效能 在
运行 模式 2, 在哪里 这 部分 automatically 变得 在 睡眠
模式 once busy 变得 低, 之后 转换 和 “wakes up”
在之前 这 next 转换 takes 放置. 这个 是 达到 用 保持-
ing
CONVST
低 在 这 终止 的 转换, whereas 它 是 高
在 这 终止 的 转换 为 模式 1 运作. 这 rising 边缘
的
CONVST
“wakes up” 这 ad7894. 这个 wake-向上 时间 是
典型地 5
µ
s 和 是 控制 内部 用 一个 monostable cir-
cuit. 当 这 ad7894 是 waking 向上 那里 是 一些 数字的 activ-
ity 内部的 至 这 部分. 如果 这 下落 边缘 的
CONVST
(putting
这 追踪/支撑 放大器 在 支撑 模式) 应当 出现 在
这个 数字的 activity, 噪音 将 是 injected 在 这 追踪/支撑
放大器 结果 在 一个 poor 转换. 为 最佳的 结果
这
CONVST
脉冲波 应当 是 在 40 ns 和 2
µ
s 或者 更好
比 6
µ
s 在 宽度. 这 narrower 脉冲波 将 准许 一个 系统 至
instruct 这 ad7894 至 begin waking 向上 和 执行 一个 变换器-
sion 当 准备好, whereas 这 脉冲波 更好 比 6
µ
s 将 给
控制 在 当 这 抽样 instant takes 放置. 便条 那
这 10
µ
s wake-向上时间 显示 在 图示 4 是 为 一个
CONVST
脉冲波
较少 比 2
µ
s. 如果 一个
CONVST
脉冲波 更好 比 6
µ
s 是 使用, 这
转换将 不 完全 为 一个 更远 5
µ
s 之后 这 下落 边缘
的
CONVST
. 甚至 though 这 部分 是 在 睡眠 模式, 数据 能 安静的
是 读 从 它. 这 读 运作 组成 的 16 时钟 循环 作 在
模式 1 运作. 为 这 fastest 串行 时钟 的 16 mhz, 这 读
运作 将 引领 1.0
µ
s 和 这个 必须 是 完全 在 least 250 ns
在之前 这 下落 边缘 的 这 next
CONVST
, 至 准许 这 追踪/
支撑 放大器fier 至 有 足够的 时间 至 settle. 这个 模式 是 非常
有用的 当 这 部分 是 converting 在 一个 慢 比率, 作 这 电源
消耗量 将 是 significantly 减少 从 那 的 模式 1
运作.
串行 接口
这 串行 接口 至 这 ad7894 组成 的 just 三 线, 一个
串行 时钟 输入 (sclk) 和 这 串行 数据 输出 (sdata)
和 一个 转换 状态 输出 (busy). 这个 准许 为 一个
容易-至-使用 接口 至 大多数 微控制器, dsp processors
和 变换 寄存器.
图示 5 显示 这 定时 图解 为 这 读 运作 至 这
ad7894. 这 串行 时钟 输入 (sclk) 提供 这 时钟
源 为 这 串行 接口. 串行 数据 是 clocked 输出 从
这 sdata 线条 在 这 下落 边缘 的 这个 时钟 和 是 有效的 在
两个都 这 rising 和 下落 edges 的 sclk. 这 有利因素 的
having 这 数据 有效的 在 两个都 这 rising 和 下落 edges 的 这
sclk 是 至 给 这 用户 更好 flexibility 在 接合 至 这
部分 和 所以 一个 wider 范围 的 微处理器 和 microcontrol-
ler 接口 能 是 accommodated. 这个 也 explains 这 二
定时 计算数量, t
4
和 t
5
, 那 是 quoted 在 这 图解. 这
时间 t
4
specifies 如何 长 之后 这 下落 边缘 的 这 sclk 这
next 数据 位 变为 有效的, whereas 这 时间 t
5
specifies 为
如何 长 之后 这 下落 边缘 的 这 sclk 这 电流 数据 位
是 有效的. 这 第一 leading 零 是 clocked 输出 在 这 第一 rising
边缘 的 sclk. 便条 那 这 第一 零 将 是 有效的 在 这 第一
下落 边缘 的 sclk 甚至 though 这 数据 进入 时间 是 speci-
fied 在 60 ns 为 这 其它 位. 这 reason 为 这个 是 那 这
第一 位 将 是 clocked 输出 faster 比 这 其它 位 是 预定的 至
这 内部的 architecture 的 这 部分. 十六 时钟 脉冲 必须
是 提供 至 这 部分 至 进入 至 全部 转换 结果. 这
ad7894 提供 二 leading zeros followed 用 这 14-位
转换 结果 开始 和 这 msb (db13). 这 last 数据
位 至 是 clocked 输出 在 这 penultimate 下落 时钟 边缘 是 这
lsb (db0). 在 这 16th 下落 边缘 的 sclk 这 lsb (db0)
将 是 有效的 为 一个 指定 时间 至 准许 这 位 至 是 读 在
这 下落 边缘 的 这 sclk 和 然后 这 sdata 线条 是 dis-
abled (三-陈述). 之后 这个 last 位 有 被 clocked 输出,
这 sclk 输入 应当 返回 低 和 仍然是 低 直到 这
next 串行 数据 读 运作. 如果 there 是 extra 时钟 脉冲
之后 这 16th 时钟, 这 ad7894 将 开始 在 又一次 和
outputting 数据 从 它的 输出 寄存器 和 这 数据 总线 将
非 变长 是 三-陈述甚至 当 这 时钟 stops. 提供
这 串行 时钟 有 stopped 在之前 这 next 下落 边缘 的
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