altera 公司 9
初步的 信息 cyclone fpga 家族 数据 薄板
逻辑 elements
这 smallest 单位 的 逻辑 在 这 cyclone architecture, 这 le, 是 紧凑的
和 提供 先进的 特性 和 效率高的 逻辑 utilization. 各自 le
包含 一个 四-输入 lut, 这个 是 一个 函数 发生器 那 能
执行 任何 函数 的 四 变量. 在 增加, 各自 le 包含 一个
可编程序的 寄存器 和 carry chain 和 carry 选择 能力. 一个
单独的 le 也 支持 动态 单独的 位 增加 或者 subtraction 模式
可选择的 用 一个 lab-宽 控制 信号. 各自 le 驱动 所有 类型 的
interconnects: local, 行, column, lut chain, 寄存器 chain, 和 直接
link interconnects. 看图示 5.
图示 5. cyclone le
labclk1
labclk2
labclr2
labpre/aload
carry-in1
carry-in0
lab carry-在
时钟 &放大;
时钟 使能
选择
lab carry-输出
carry-out1
carry-out0
看-向上
Ta bl e
(lut)
Carry
Chain
行, column,
和 直接 link
routing
行, column,
和 直接 link
routing
可编程序的
寄存器
prn/ald
CLRN
D
Q
ENA
寄存器 绕过
Packed
寄存器 选择
碎片-宽
重置
labclkena1
labclkena2
同步的
加载 和
clear 逻辑
lab-宽
同步的
加载
lab-宽
同步的
Clear
异步的
clear/preset/
加载 逻辑
data1
data2
data3
data4
lut chain
routing 至 next le
labclr1
local routing
寄存器 chain
输出
一个 数据
addnsub
寄存器
反馈
寄存器 chain
routing 从
previous le