飞利浦 半导体 产品 数据
P82B96双 bi-directional 总线 缓存区
2004 三月 26
10
cm = 主控 总线
电容
cb = 缓冲 总线
线路 电容
cs = 从动装置 总线
电容
主控
I
2
C I
2
C
从动装置
P82B96 P82B96
V
CCM
SDA
Rm Rb Rs
V
CCS
SDA
Sx tx/rx tx/rx Sx
地/0 v
c) rising 边缘 的 sda 在 从动装置 是 delayed 用 这 缓存区 和 总线 上升 时间
有效的 延迟 的 sda 在 主控 = 270 + 0.2rscs + 0.7 (rbcb + rmcm) (ns), c = f, r =
Ω
local 主控 总线 缓冲 expansion 总线 偏远的 从动装置 总线
su01789
V
CCB
图示 8.
计算数量 6, 7, 和 8 显示 这 p82b96 使用 至 驱动 扩展 总线
线路, 和 相当地 大 电容, linking 二 快 模式
I
2
c-总线 nodes. 它 包含 simplified expressions 为 制造 这
相关的 定时 calculations 为 3.3/5 v 运作. 因为 这
缓存区 和 这 线路 introduce 定时 延迟, 它 将 是 需要
至 decrease 这 名义上的 scl 频率 在下 400 khz. 在 大多数
具体情况 这 真实的 总线 频率 将 是 更小的 比 这 名义上的
主控 定时 预定的 至 位-wise stretching 的 这 时钟 时期.
这 延迟 factors involved 在 计算 的 这 允许 总线 速
是:
一个) 这 传播 延迟 的 这 主控 信号 通过 这 缓存区
和 线路 至 这 从动装置. 这 重要的 延迟 是 那 的 这 下落
边缘 的 scl 因为 这个 边缘 ‘requests’ 这 数据 或者
acknowledge 从 一个 从动装置.
b) 这 有效的 stretching 的 这 名义上的 低 时期 的 scl 在 这
主控 造成 用 这 缓存区 和 总线 上升 时间
c) 这 传播 延迟 的 这 从动装置’s 回馈 信号 通过 这
缓存区 和 线路 后面的 至 这 主控. 这 重要的 延迟 是
那 的 一个 rising 边缘 在 这 sda 信号. rising edges 是 总是
slower 和 是 因此 delayed 用 一个 变长 时间 比 下落
edges. (这 rising edges 是 限制 用 这 被动的 拉-向上 当
下落 edges 是 actively 驱动)
这 定时 必要条件 在 任何 i
2
c 系统 是 那 一个 从动装置’s 数据
回馈 (这个 是 提供 在 回馈 至 一个 下落 边缘 的 scl)
必须 是 received 在 这 主控 在之前 这 终止 的 这 相应的
低 时期 的 scl 作 呈现 在 这 总线 线路 在 这 主控. 自从
所有 slaves 将, 作 一个 最小, satisfy 这 worst 情况 定时
(所需的)东西 的 一个 400 khz 部分, 它们 必须 提供 它们的 回馈
在里面 这 最小 允许 时钟 低 时期 的 1300 ns. 因此
在 系统 那 introduce 额外的 延迟 它 是 仅有的 需要 至
扩展 那 最小 时钟 低 时期 用 任何 “effective” 延迟 的 这
从动装置’s 回馈. 这 有效的 延迟 的 这 slaves 回馈 = 总的
延迟 在 scl 下落 边缘 从 这 主控 reaching 这 从动装置 (一个) –
这 有效的 延迟 (stretch) 的 这 scl rising 边缘 (b) + 总的 延迟
在 这 从动装置’s 回馈 数据, carried 在 sda, reaching 这
主控 (c).
这 主控 微控制器 应当 是 编写程序 至 生产 一个
名义上的 scl 低 时期 = (1300 + 一个 – b + c) ns, 和 应当 是
编写程序 至 生产 这 名义上的 最小 scl 高 时期 的
600 ns. 然后 一个 审查 应当 是 制造 至 确保 这 循环 时间 是
不 shorter 比 这 最小 2500 ns. 如果 建立 需要, just
增加 也 时钟 时期.
预定的 至 时钟 stretching, 这 scl 循环 时间 将 总是 是 变长
比 (600 + 1300 + 一个 + c) ns.
例子:
这 主控 总线 有 一个 rmcm 产品 的 100 ns 和 v
CCM
= 5 v.
这 缓冲 总线 有 一个 电容 的 1 nf 和 一个 拉-向上 电阻 的
160 ohms 至 5 v 给 一个 rbcb 产品 的 160 ns. 这 从动装置 总线
也 有 一个 rscs 产品 的 100 ns.
这 微控制器 低 时期 应当 是 编写程序 至
≥
(1300 + 372.5 – 482 + 472) ns, 那 是
≥
1662.5 ns.
它的 高 时期 将 是 编写程序 至 这 最小 600 ns.
这 名义上的 微控制器 时钟 时期 将 是
≥
(1662.5 + 600) ns = 2262.5 ns, 相等的 至 一个 频率 的
442 khz.
这 真实的 总线 时钟 时期, 包含 这 482 ns 时钟 stretch
效应, 将 是 在下 (名义上的 + stretch) = (2262.5 + 482) ns 或者
≥
2745 ns, 相等的 至 一个 容许的 频率 的 364 khz.
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