飞利浦 半导体 产品 数据
P82B96双 bi-directional 总线 缓存区
2004 三月 26
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频率 将 是 更小的 比 计算 从 这 编写程序 时钟
时期. 在 这 例子 为 25 计量表 这 时钟 是 拉长 400 ns,
这 下落 边缘 的 scl 是 delayed 490 ns 和 这 sda rising 边缘 是
delayed 570 ns. 这 必需的 额外的 低 时期 是
(490 + 570) = 1060 ns 和 这 i
2
c-总线 规格 already
包含 一个 allowance 为 一个 worst 情况 总线 risetime 0 至 70% 的
425 ns. (这 总线 risetime 能 是 300 ns 30% 至 70%, 这个 意思
它 能 是 425 ns 0–70%. 这 25-计量表 缆索 延迟 时间 作 quoted
already 包含 所有 上升/下降 时间.) 因此, 这 微观的 仅有的 needs 至
是 编写程序 和 一个 addtional (1060 – 400 – 425) = 235 ns,
制造 一个 总的 编写程序 低 时期 1535 ns. 这 编写程序
低 将 这 是 拉长 用 400 ns 至 yield 一个 真实的 总线 低
时间 的 1935 ns, 这个, 准许 这 最小 高 时期 的
600 ns, 产量 一个 循环 时期 的 2535 ns 或者 394 khz.
便条 那 在 两个都 这 100-计量表 和 250-计量表 examples 这
电容的 加载 在 这 i
2
c-buses 在 各自 终止 是 在里面 这
最大 允许 标准 模式 加载 的 400 pf, 但是 超过
这 快 模式 限制. 这个 是 一个 例子 的 一个 ‘hybrid’ 模式 因为 它
relies 在 这 回馈 延迟 的 快 模式 部分 但是 使用
(容许的) 标准 模式 总线 loadings 和 上升 时间 那
contribute significantly 至 这 系统 延迟. 这 cables 导致 大
传播 延迟 所以 这些 系统 需要 至 运作 好 在下 这
400 khz 限制 但是 illustrate 如何 它们 能 安静的 超过 这 100 khz
限制 提供 所有 部分 是 有能力 的 快 模式 运作. 这
fastest 例子 illustrates 如何 这 400 khz 限制 能 是 超过
提供 主控 和 从动装置 部分 有 延迟 规格 小
比 这 最大 允许. 许多 飞利浦 slaves 有 延迟 shorter
比 600 ns, 但是 毫无 有 那 有保证的.
SCL
SDA
su01786
P82B96
V
CC
I
2
C
主控
地
S
X
S
Y
R
X
T
X
R
Y
T
Y
V
CC1
V
CC2
SCL
SDA
P82B96
V
CC
I
2
C
从动装置(s)
地
S
X
S
Y
R
X
T
X
R
Y
T
Y
R1R1
R2
R2
C2 C2
BAT54A BAT54A
C2 C2
R2
R2
R1R1
缆索
传播
延迟
5 ns/m
+v 缆索 驱动
图示 5. 驱动 ribbon 或者 flat 电话 cables
examples 的 总线 能力 (谈及 至 图示 5)
+V
CC
+V
+V
CC
R1 R2
C2 缆索 缆索 缆索
设置 主控
名义上的 scl
有效的
总线
最大
从动装置
+V
CC1
缆索
+V
CC2
R1 R2
(pf) 长度 电容 延迟
高
时期
低
时期
时钟
速
回馈
延迟
5 v 12 v 5 v 750 2.2 k 400 250 m
不 适用
(延迟 为基础)
1.25
µ
s 600 ns 4000 ns 120 khz
正常的 规格.
400 khz
部分
5 v 12 v 5 v 750 2.2 k 220 100 m
不 适用
(延迟 为基础)
500 ns 600 ns 2600 ns 185 khz
正常的 规格.
400 khz
部分
3.3 v 5 v 3.3 v 330 1 k 220 25 m 1 nf 125 ns 600 ns 1500 ns 390 khz
正常的 规格.
400 khz
部分
3.3 v 5 v 3.3 v 330 1 k 100 3 m 120 pf 15 ns 600 ns 1000 ns 500 khz 600 ns
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