ADG714/adg715
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rev. 0
adg714 管脚 函数 描述
管脚 非. Mnemonic 描述
1 SCLK 串行 时钟 输入. 数据 是 clocked 在 这 输入 变换 寄存器 在 这 下落 边缘 的 这 串行
时钟 输入. 这些 设备 能 accommodate 串行 输入 比率 的 向上 至 30 mhz.
2V
DD
积极的 相似物 供应 电压.
3 DIN 串行 数据 输入. 数据 是 clocked 在 这 8-位 输入 寄存器 在 这 下落 边缘 的 这 串行
时钟 输入.
4 地 地面 涉及.
5, 7, 9, 11, 14, Sx 源. 将 是 一个 输入 或者 输出.
16, 18, 20
6, 8, 10, 12, 13, Dx 流. 将 是 一个 输入 或者 输出.
15, 17, 19
21 V
SS
负的 相似物 供应 电压. 为 单独的 供应 运作 这个 应当 是 系 至 地.
22 DOUT 串行 数据 输出. 这个 准许 一个 号码 一个 部分 至 是 daisy chained. 数据 是 clocked 输出 的
这 输入 变换 寄存器 在 这 rising 边缘 的 sclk. dout 是 一个 打开-流 输出 那 应当 是
牵引的 至 这 供应 和 一个 外部 拉-向上 电阻.
23
重置
起作用的 低 控制 输入. clears 这 输入 寄存器和 转变 所有 switches 至 这 止情况.
24
同步
起作用的 低 控制 输入. 这个 是 这 框架 同步 信号 为 这 输入 数据. 当
同步
变得 低, 它 powers 在 这 sclk 和 din 缓存区 和 这 输入 变换 寄存器 是 使能.
数据 是 transferred 在这 下落 edges 的 这 下列的 clocks. 带去
同步
高 updates 这
switches.
adg715 管脚 函数 描述
管脚 非. Mnemonic 描述
1 SCL 串行 c锁 线条. 这个 是 使用 在 conjunction 和 这 sda 线条 至 时钟 数据 在 这 8-位 输入
变换 寄存器. 时钟 比率 的 向上 至 400 kbit/s能 是 accommodated 和 这个 2-线 串行 接口.
2V
DD
积极的 相似物 供应 电压.
3 SDA 串行 数据 线条. 这个 是 使用 在 conjunction 和 这 scl 线条 至 时钟 数据 在 这 8-位 输入
变换 寄存器 在 这 写 循环 和 使用 至 readback 一个 字节 的 数据 在 这 读 循环. 它
是 一个 双向的 打开-流 数据 线条 这个 应当 是 牵引的 至 这 供应 和 一个 外部 拉-
向上 电阻.
4 地 地面 涉及.
5, 7, 9, 11, 14, Sx 源. 将 是 一个 输入 或者 输出.
16, 18, 20
6, 8, 10, 12, 13, Dx 流. 将 是 一个 输入 或者 输出.
15, 17, 19
21 V
SS
负的 相似物 供应 电压. 为 单独的 供应 运作 这个 应当 是 系 至 地.
22 A1 地址 输入. sets 这 第二 least significant 位 的 这 7-位 从动装置 地址.
23
重置
起作用的低 控制 输入. clears 这 输入 register 和 转变 所有 switches 至 这 止 情况.
24 A0 地址 输入. sets 这 least significant 位 的 这 7-位 从动装置 地址.
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