1996 Jul 08 8
飞利浦 半导体 初步的 规格
数字的 video encoder (denc2) SAA7185
chrominance 是 修改 在 增益 (可编程序的
separately 为 u 和 v), 标准 依赖 burst 是
inserted, 在之前 baseband colour 信号 是 interpolated
从 6.75 mhz 数据 比率 至 27 mhz 数据 比率. 一个 的 这
interpolation stages 能 是 绕过, 因此 供应 一个
高等级的 colour 带宽, 这个 能 是 制造 使用 的 为 y/c
输出. 为 转移 特性 的 这 chrominance
interpolation 过滤 看 figs 3 和 4.
这 振幅 的 inserted burst 是 可编程序的 在 一个
确实 范围, 合适的 为 标准 信号 和 为 特定的
影响. behind 这 succeeding quadrature modulator,
colour 在 10-位 决议 是 提供 在 subcarrier.
这 numeric 比率 在 y 和 c 输出 是 在
一致 和 设置 standards.
C
LOSED
C
APTION
E
NCODER
使用 这个 电路, 数据 在 一致 和 这 规格
的 关闭 caption 或者 扩展 数据 维护, delivered 用
这 控制 接口, 能 是 encoded (线条 21). 二
专心致志的 pairs 的 字节 (二 字节 每 地方), 各自 一双
preceded 用 run-在 clocks 和 framing 代号, 是 可能.
这 真实的 线条 号码 在哪里 数据 是 至 是 encoded 在, 能
是 修改 在 一个 确实 范围.
数据 时钟 频率 是 在 一致 和 定义 为
ntsc-m 标准 32 时间 horizontal 线条 频率.
数据 低 在 这 输出 的 这 dacs corresponds 至 0 ire,
数据 高 在 这 输出 的 这 dacs corresponds 至
大概 50
Ω
.
它 是 也 可能 至 encode 关闭 caption 数据 为 50 Hz
地方 发生率 在 32 时间 horizontal 线条 频率.
输出 接口
在 这 输出 接口 encoded y 和 c 信号 是
转变 从 数字的-至-相似物 在 10-位 决议 两个都 y
和 c 信号 是 联合的 至 一个 10-位 cvbs 信号, 也;
在 front 的 这 summation 要点, 这 luminance 信号 能
optionally 是 喂养 通过 一个 更远 过滤 平台, suppressing
组件 在 这 范围 的 subcarrier 频率. 因此, 一个
类型 的 交叉 colour 减少 是 提供, 这个 是 有用的
在 一个 标准 tv 设置 和 cvbs 输入.
slopes 的 同步 脉冲 是 不 影响 和 任何
交叉 colour 减少 起作用的.
三 不同的 过滤 特性 或者 绕过 是
有, 看 图.5.
这 cvbs 输出 occurs 和 这 一样 处理 延迟
作 这 y 和 c 输出. 绝对 amplitudes 在 这 输入
的 这 dac 为 cvbs 是 减少 用
15
⁄
16
和 遵守 至 y
和 c dacs 至 制造 最大 使用 的 转换 范围.
输出 的 所有 dacs 能 是 设置 一起 通过 软件
控制 至 最小 输出 电压 为 也 目的.
同步
这 同步 的 这 denc2 是 能 至 运作 在
二 模式; 从动装置 模式 和 主控 模式.
在 这 从动装置 模式, 这 电路 accepts 同步
脉冲 在 这 双向的 rcv1 端口. 这 定时 和
触发 behaviour related 至 这 video 信号 在 vp (和
dp, 如果 使用) 能 是 影响 用 程序编制 这 极性
和 在-碎片 延迟 的 rcv1. 起作用的 斜度 的 rcv1 定义
这 vertical 阶段 和 optionally 这 odd/甚至 和 colour
框架 阶段 至 是 initialized, 它 能 是 也 使用 至 设置 这
horizontal 阶段.
如果 这 horizontal 阶段 是 不 是 影响 用 rcv1, 一个
horizontal 脉冲波 needs 至 是 有提供的 在 这 rcv2 管脚.
定时 和 触发 behaviour 能 也 是 影响 为
rcv2.
如果 那里 是 missing 脉冲 在 rcv1 和/或者 rcv2, 这 时间
根基 的 denc2 runs 自由, 因此 一个 arbitrary 号码 的
同步 slopes 将 miss, 但是 非 额外的 脉冲
(此类 和 wrong 阶段) 必须 出现.
如果 这 vertical 和 horizontal 阶段 是 获得 从 rcv1,
rcv2 能 是 使用 为 horizontal 或者 composite blanking
输入 或者 输出.
在 这 主控 模式, 这 时间 根基 的 这 电路
continuously runs 自由. 在 这 rcv1 端口, 这 ic 能
输出:
•
一个 vertical 同步 信号 (vs) 和 3 或者 2.5 线条 持续时间,
或者
•
一个 odd/甚至 信号 这个 是 低 在 odd 地方, 或者
•
一个 地方 sequence 信号 (fseq) 这个 是 高 在 这 第一
的 4 各自 8 地方.
在 这 rcv2 端口, 这 ic 能 提供 一个 horizontal 脉冲波
和 可编程序的 开始 和 停止 阶段; 这个 脉冲波 能 是
inhibited 在 这 vertical blanking 时期 至 build 向上 e.g. 一个
composite blanking 信号.
这 阶段 的 这 脉冲 输出 在 rcv1 或者 rcv2 是
关联 至 这 vp 端口, 极性 的 两个都 信号 是
可选择的.
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