1998 将 15 6
飞利浦 半导体 产品 规格
video 输入 处理器 (vip) SAA7111
7 固定
标识
管脚
i/o 描述
PLCC68 QFP64
TRST 1 58 I 测试 重置 输入 不 (起作用的 低), 为 boundary scan 测试;
注释 1, 2, 3 和 4.
TCK 2 59 I 测试 时钟 输入 为 boundary scan 测试; 便条 3.
RTCO 3 60 O real 时间 控制 输出: 包含 信息 关于 真实的 系统
时钟 频率, subcarrier 频率 和 阶段 和 pal sequence.
IICSA 4 61 I I
2
c-总线 从动装置 地址 选择 输入; 0
→
48h 为 写, 49h 为 读,
1
→
4ah 为 写, 4bh 为 读.
SDA 5 62 i/o I
2
c-总线 串行 数据 输入/输出.
SCL 6 63 i/o I
2
c-总线 串行 时钟 输入/输出.
n.c. 7 64
−
不 连接.
n.c. 8
−−
不 连接.
n.c. 9
−−
不 连接.
n.c. 10 1
−
不 连接.
TDO 11 2 O 测试 数据 输出 为 boundary scan 测试; 便条 3.
TDI 12 3 I 测试 数据 输入 为 boundary scan 测试; 便条 3.
TMS 13 4 I 测试 模式 选择 输入 为 boundary scan 测试 或者 scan 测试; 便条 3.
V
SSA2
14 5 地 地面 为 相似物 供应 电压 频道 2.
AI22 15 6 I 相似物 输入 22.
V
DDA2
16 7 P 积极的 供应 电压 (+5 v) 为 相似物 频道 2.
AI21 17 8 I 相似物 输入 21.
V
SSA1
18 9 地 地面 为 相似物 供应 电压 频道 1.
AI12 19 10 I 相似物 输入 12.
V
DDA1
20 11 P 积极的 供应 电压 (+5 v) 为 相似物 频道 1.
AI11 21 12 I 相似物 输入 11.
V
SSS
22 13 地 基质 (连接 至 相似物 地面).
AOUT 23 14 O 相似物 测试 输出; 为 测试 这 相似物 输入 途径.
V
DDA0
24 15 P 积极的 供应 电压 (+5 v) 为 内部的 cgc.
V
SSA0
25 16 地 地面 为 内部的 cgc.
VREF 26 17 O vertical 涉及 输出 信号 (i
2
c-位 混合 = 0) 或者 inverse
composite blank 信号 (i
2
c-位 混合 = 1) (使能 通过 i
2
c-位
oehv).
V
DD5
27 18 P 积极的 数字的 供应 电压 5 (+5 v).
V
SS5
28 19 地 数字的 地面 为 积极的 供应 电压 5.
LLC 29 20 O 线条-锁 系统 时钟 输出 (27 mhz).
LLC2 30 21 O 线条-锁 时钟
1
⁄
2
输出 (13.5 mhz).
CREF 31 22 O 时钟 涉及 输出: 这个 是 一个 时钟 qualifier 信号 distributed 用
这 cgc 为 一个 数据 比率 的 llc2. 使用 cref 所有 接口 在 这
vpo-总线 是 能 至 发生 一个 总线 定时 和 完全同样的 阶段.
如果 ccir-656 format 是 选择 (ofts0 = 1 和 ofts1 = 1) 一个
inverse composite blank 信号 (pixel qualifier) 是 提供 在 这个 管脚.
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