1998 将 15 8
飞利浦 半导体 产品 规格
video 输入 处理器 (vip) SAA7111
注释
1. 为 板 设计 没有 boundary scan implementation (管脚 兼容性 和 这 saa7110) 连接 这 trst 管脚
至 地面.
2. 这个 管脚 提供 容易 initialization 的 bst 电路. trst 能 是 使用 至 强迫 这 tap (测试 进入 端口) 控制
至 这 测试-逻辑-重置 状态 (正常的 运作) 在 once.
3. 在 一致 和 这
ieee1149.1
标准 这 焊盘 tck, tdi, tms 和 trst 是 输入 焊盘 和 一个 内部的
拉-向上 晶体管 和 tdo 一个 3-状态 输出 垫子.
4. 所有 管脚 names 那 carry 一个 ‘overscore’ 有 被 renamed 预定的 至 飞利浦 管脚 名字 conventions. 在 previous 数据
薄板 版本 这些 管脚 是 marked 用 这 后缀 ‘n’, e.g. TRST = trstn.
vpo (9 至 0) 53 至 62 42 至 51 O 数字的 vpo-总线 输出 信号; 更小的 位 的 这 16-位 yuv-总线 或者 这
16-位 rgb-总线 输出 信号. 这 输出 数据 比率, 这 format 和
multiplexing schema 的 这 vpo-总线 是 控制 通过 i
2
c-位
ofts0 和 ofts1. 和 i
2
c-位 vipb = 1 这 digitized 输入 信号
(ad1 [1 和 0] 和 ad2 [7 至 0]) 是 连接 至 这些 输出.
FEI 63 52 I 快 使能 输入 信号 (起作用的 低); 这个 信号 是 使用 至 控制
快 切换 在 这 数字的 yuv-总线. 一个 高 在 这个 输入 forces 这
ic 至 设置 它的 y 和 uv 输出 至 这 高 阻抗 状态; 便条 4.
GPSW 64 53 O 一般 目的 转变 输出; 这 状态 的 这个 信号 是 设置 通过
I
2
c-总线 控制 和 这 水平 是 ttl 兼容.
XTAL 65 54 O 第二 输出 终端 的 结晶 振荡器; 不 连接 如果 外部
时钟 信号 是 使用.
XTALI 66 55 I 输入 终端 为 24.576 mhz 结晶 振荡器 或者 连接 的
外部 振荡器 和 cmos 兼容 正方形的 波 时钟 信号.
V
SS1
67 56 地 数字的 地面 为 积极的 供应 电压 1.
V
DD1
68 57 P 积极的 数字的 供应 电压 1 (+5 v).
标识
管脚
i/o 描述
PLCC68 QFP64
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