sda 5650/x
半导体 组 8 02.97
2 系统 描述
2.1 功能
referring 至 这 函数的 块 图解 的 这 pdc / vps 解码器, 这 composite video
信号 和 负的 going 同步 脉冲 是 结合 至 这 管脚 cvbs 通过 一个 电容
这个 是 使用 为 夹紧 这 bottom 的 这 同步 脉冲 至 一个 内部 fixed 水平的. 这
信号 是 passed 在 至 这 slicer, 一个 analogue 电路系统 separating 这 同步 和 这 数据
部分 的 这 cvbs 信号, 因此 yielding 这 数字的 composite 同步 信号 vcs 和 一个
数字的 数据 信号 为 更远 处理 用 comparing 那些 信号 至 内部
发生 slicing 水平.
这 输出 的 这 同步 separator 是 forwarded, 在 一个 hand, 至 这 输出 管脚 vcs, 和
在 这 其它 hand, 至 这 时钟 发生器 和 这 定时 块. 这 vcs 信号
代表 一个 关键 信号 那 是 使用 为 deriving 一个 系统 时钟 信号 用 意思 的 一个 pll
和 所有 其它 定时 信号.
这 数据 slicer separates 这 数据 信号 从 这 cvbs 信号 用 comparing 这 video
电压 至 一个 内部 发生 slicing 水平的 这个 是 建立 用 averaging 这 数据
信号 在 tv 线条 非. 16 在 这 vps 模式 或者 用 averaging 这 数据 信号 在 这
时钟 run-在 时期 的 这 teletext 线条 在 这 数据 entry window (dew) 在 pdc
模式.
这 时钟 发生器 delivers 这 系统 时钟 需要 为 这 基本 定时 作 好 作 为
这 regeneraton 的 这 dataclock. 它 是 为基础 在 二 阶段 锁 循环 (pll’s) 所有 部分
的 这个 是 整体的 在 碎片 和 这 例外 的 这 循环 过滤 组件. 各自 的
这 pll’s 是 composed 的 一个 电压 控制 relaxation 振荡器 (vco), 一个 阶段/
频率 探测器 (pfd), 和 一个 承担 打气 这个 converts 这 数字的 输出 信号
的 这 pfd 至 一个 analogue 电流. 那 电流 是 transformed 至 一个 控制 电压 为
这 vco 用 这 止-碎片 循环 过滤. 这 发生 vco 发生率 是 10 mhz 和
13.875 mhz 为 vps 模式 和 pdc 模式, 各自.
所有 信号 需要 为 这 控制 的 同步 和 数据 slicing 作 好 作 为 这 数据
acquisition 是 发生 用 这 定时 块.
这 sda 5650 能 是 运作 在 三 不同的 模式: 取决于 在 这 选择
运行 模式, 也 teletext 线条 carrying 8/30 包装, 这 专心致志的 tv 线条
非. 16 (vps) 或者 这 teletext 标头 字节 38-45, 30-37, 22-29 和 14-21 是 acquired.
在 pdc 模式, 仅有的 teletext rows 8/30 containing broadcast 数据 维护 包装
(bdsp) 信息 是 acquired. 这 相关的 字节 的 8/30 format 1 (8/30/1) 和 8/30
format 2 (8/30/2) 是 提取. 这 8/30/1-字节 是 贮存 在 这 acquisition 寄存器 在
一个 transparent 方法 没有 任何 位 manipulation, whereas 这 hamming coded 字节 的
小包装板盒 8/30/2 是 hamming-审查 和 字节 和 一个 位 错误 是 corrected. 这
存储 的 错误 自由 或者 corrected 8/30/2-数据 字节 在 这 转移 寄存器 至 这
I
2
c 总线
是 signalled 用 这 davn 输出 going 低.
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