函数的 描述
(持续)
BURST 模式 运作
为 全部-duplex 运作 在 一个 单独的 twisted-pair burst
模式 定时 是 used 和 这 线条-card (exchange) 终止 的
这 link 行为 作 这 定时 Master
各自 burst 从 这 主控 组成 的 这 B1 B2 和 D
频道 数据 从 2 consecutive frames 联合的 在 这
format 显示 在
图示 5
在 transmit bursts 这 mas-
ter’s 接受者 输入 是 inhibited 至 避免 disturbing 这 adap-
tive circuits 这 Slave’s 接受者 是 使能 在 这个 时间 和
它 synchronizes 至 这 开始 位 的 这 burst 这个 是 总是
一个 unscrambled ‘1’ (的 这 opposite 极性 至 这 last ‘1’
sent 在 这 previous burst) 当 这 从动装置 发现 那 36
位 下列的 这 开始 位 有 被 received 它 使不能运转 这
接受者 input waits 6 线条 标识 时期 至 相一致 这 oth-
er 终止 安排好 守卫 time 和 然后 begins 至 transmit 它的
burst 后面的 对着 这 Master 这个 用 这个 时间 有 en-
abled 它的 接受者 input 这 burst repetition 比率 是 因此
4 kHz 这个 能 也 自由-run 或者 是 锁 至 一个 synchro-
nizing 信号 在 这 主控 终止 用 意思 的 这 MBS 输入
(看
图示 10
) 在 这 latter case 和 所有 主控-终止
传输者 在 一个 系统 同步 together near-终止
串扰 在 pairs 在 这 一样 缆索 binder 将 是
eliminated 和 一个 consequent 增加 在 信号-至-噪音 ra-
tio (snr)
触发 和 循环 同步
触发 (ie 电源-向上 和 循环 同步) 是 typi-
cally 完成 在 50 ms 和 将 是 initiated 从 也
终止 的 这 loop 如果 这 主控 是 activating 这 loop 它 发送
正常的 bursts 的 scrambled ‘1’s 这个 是 发现 用 这
Slave’s 线条-信号 发现 circuit 造成 它 至 设置 C0
e
1in
这 状态 Register 和 拉 这 INT
管脚 low 管脚 6 这 LSD
pin 也 pulls low 至 proceed 和 Activation 这 设备
必须 是 powered 向上 用 writing 至 这 控制 寄存器 和
C6
e
1 这 从动装置 然后 replies 和 bursts 的 scrambled
‘1’s 同步 至 received bursts 和 这 flywheel 电路
在 各自 终止 searches 为 4 consecutive correctly formatted
receive bursts 至 acquire 全部 循环 synchronization 各自 re-
ceiver indicates 当 它 是 correctly 在 同步 和 received
bursts 用 设置 这 C1 位 在 这 状态 寄存器 高 和
拉 INT
low
至 活动 这 循环 从 这 从动装置 end 位 C6 在 这 con-
trol 寄存器 必须 是 设置 high 这个 将 电源-向上 这 de-
恶行 和 begin 传递 的 alternate bursts ie 这 burst
repetition 比率 是 2 kHz 不 4 kHz 在 这个 要点 这 从动装置 是
运动 从 它的 local 振荡器 和 是 不 接到 任何 同步
信息 从 这 Master 当 这 Master’s 线条-信号
发现 电路 recognizes 这个 ‘‘wake-向上’’ signal 这 主控
是 使活动 和 begins 至 transmit bursts synchronized 作
normal 至 这 MBS 或者 FS
一个
输入 和 一个 4 kHz repetition rate
这个 使能 这 Slave’s 接受者 至 correctly identify burst
定时 从 这 主控 和 至 re-同步 它的 自己的 burst
传送 至 那些 它 receives 这 flywheel 电路 然后
acquire 全部 循环 同步 作 描述 earlier
循环 同步 是 考虑 至 是 lost 如果 这 flywheel
finds 4 consecutive receive burst ‘‘windows’’ (ie 在哪里 一个
receive burst 应当 有 arrived 为基础 在 定时 从 前-
vious bursts) 做 不 包含 有效的 bursts 在 这个 要点 位 C1
在 这 状态 寄存器 是 设置 low 这 INT
输出 是 设置 低
和 这 接受者 searches 至 re-acquire 循环 sync
数字的 系统 接口
这 数字的 系统 接口 在 这 DASL separates B 和 D
频道 信息 面向 不同的 管脚 至 提供 最大
flexibility 在 这 B 频道 interface 阶段 skew 在
transmit 和 receive 方向 将 是 accommodated 在
这 主控 终止 自从 独立的 框架 同步 inputs Fs
一个
和
Fs
b
是 provided 各自 的 这些 synchronizes 一个 计数器
这个 门 这 转移 的 B1 和 B2 途径 在 consecu-
tive 时间-slots 横过 这 数字的 interface 自从 这 coun-
ters 是 边缘-同步 这 持续时间 的 这 F
s
输入 sig-
nals 将 相异 从 一个 单独的-位 脉冲波 至 一个 正方形的-wave 这
串行 变换 比率 是 决定 用 这 BCLK input 和 将
是 任何 频率 从 256 kHz 至 2048 MHz 作 显示 在
图示 6
在 这 从动装置 end 两个都 Fs
一个
和 Fs
b
是 outputs Fs
一个
变得
高 为 8 循环 的 BCLK coincident 和 这 8 位 的 这
B1 频道 在 两个都 Transmit 和 Receive directions Fs
b
变得 高 为 这 next 8 循环 的 BCLK 这个 是 coinci-
dent 和 这 8 位 的 这 B2 频道 在 两个都 Transmit 和
Receive directions BCLK 是 也 一个 输出 在 2048 MHz
这 串行 数据 变换 rate 作 显示 在
图示 7
数据 将 是
exchanged 在 这 B1 和 B2 途径 作 它 passes
通过 这 device 用 设置 控制 位 C0
e
1 一个 addi-
tional 框架 同步 output FS
c
是 提供 至 使能 一个 re-
发生器 至 是 建造 用 连接 一个 DASL 在 从动装置 模式
至 一个 DASL 在 主控 Mode 这 FS
c
输出 从 这 从动装置
直接地 驱动 这 FS
一个
和 FS
b
输入 在 这 Master
D 频道 information 正在 小包装板盒-mode 需要 非 syn-
chronizing input 这个 接口 组成 的 这 transmit 数据
input D
x
receive 数据 output D
r
和 16 kHz 串行 变换
时钟 DCLK 这个 是 一个 输入 在 这 主控 终止 和 一个
输出 在 这 从动装置 end 数据 shifts 在 D
x
在 下落 edges
的 DCLK 和 输出 从 D
r
在 rising edges 作 显示 在
图-
ure 11
DCLK 应当 是 同步的 和 BCLK
一个 alternative 函数 的 这 DCLKDEN 管脚 准许 D
x
和
D
r
至 是 clocked 在 这 一样 比率 作 BCLK 在 这 主控
终止 only 用 设置 位 C1 在 这 控制 寄存器 至 一个 1
DCLKDEN 变为 一个 输入 为 一个 enabling 脉冲波 至 门
2 循环 的 BCLK 为 shifting 这 2 D 位 每 frame Thus 在
这 主控 end 这 D 频道 位 能 是 连接 至 一个
TDM 总线 和 assigned 至 一个 时间-slot (这 一样 时间-slot 为
两个都 transmit 和 receive) 作 显示 在
图示 12
控制 接口
一个 串行 interface 这个 能 是 clocked independently 从
这 B 和 D 频道 系统 interfaces 是 提供 为 mi-
croprocessor 控制 的 各种各样的 功能 在 这 DASL de-
vice 所有 数据 transfers 组成 的 一个 单独的 字节 shifted 在
这 控制 寄存器 通过 CI 同时发生的 和 一个 单独的 字节
shifted 输出 从 这 状态 寄存器 通过 CO 看
图示 13
数据 shifts 在 至 CI 在 rising edges 的 CCLK 和 输出 从
CO 在 下落 edges 当 CS
是 牵引的 低 为 8 循环 的
CCLK 一个 中断 output INT
变得 低 至 alert 这 微观的-
处理器 whenever 一个 改变 在 一个 的 这 状态 bits C1
andor C0 有 occurred 这个 latched 输出 是 cleared 高
下列的 这 第一 CCLK 脉冲波 当 CS
是 low 非 中断
是 发生 当 状态 位 C2 (双极 violation) 变得 high
however 这个 位 是 设置 whenever 1 或者 更多 violations 的 这
AMI 编码 rule 是 received 和 cleared everytime 这 CS
是
pulsed Statistics 在 这 线条 位 错误 比率 能 是 accumulat-
ed 用 regularly polling 这个 bit
当 读 这 CO pin 数据 是 总是 clocked 在 这
控制 Register 因此 这 CI 数据 文字 应当 repeat
这 previous 操作指南 如果 非 改变 至 这 设备 模式 是
intended
图示 13
显示 这 定时 为 这个 interface 和 表格 II
lists 这 控制 功能 和 状态 indicators
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