电源-向下 状态
下列的 一个 时期 的 activity 在 这 powered-向上
状态 这 电源-向下 状态 将 是 re-entered 用
writing 任何 的 这 控制 说明 在 这 串行
控制 端口 和 这 ”P” 位 设置 至 ”1” 它 是 recom-
mended那 这 碎片 是 powered 向下 在之前 writ-
ing 任何 额外的 说明. 在 这 电源-向下
状态, 所有 非-essential 电路系统 是 de-使活动 和
这 D
X
0andD
X
1 输出 是 在 这 高 阻抗
触发-状态 情况.
这 coefficients 贮存 在 这 混合的Balance 电路
和 这 增益 控制 寄存器, 这 数据 在 这 LDR
和 ilr, 和 所有 控制 位 仍然是 不变 在
这 电源-向下 state unless changed 用 writing
新 数据 通过 这 串行 控制 port, 这个 仍然是
operational. 这 输出 的 这 接口 Latches
也 仍然是 起作用的, 维持 这 能力 至 moni-
tor 和 控制 一个 slic.
TRANSMIT 过滤 和 ENCODER
这 Transmit 部分 输入, VF
X
i, 是 一个 高 imped-
ance summing 输入 这个 是 使用 作 这differenc-
ing 要点 为 这 内部的 混合的 balancecancellation
信号. 非 外部 组件 是 需要 至 设置
这 增益. 下列的 这个 电路 是 一个 可编程序的
增益/attenuationamplifier 这个 是 控制 用 这
内容 的 这 Transmit 增益 寄存器 (看 pro-
grammable 功能 部分). 一个 起作用的 prefilter
然后 precedes 这 3rd 顺序 高-通过 和 5th 或者-
der 低-通过 切换 capacitor 过滤. 这 一个/d
转换器有 一个 compressing典型的accord-
ing 至 这 标准 CCITT 一个 或者
µ
255 编码 laws,
这个 必须 是 选择 用 一个 控制操作指南dur-
ing initialization (看 表格 1 和 2). 一个 精确 在-
碎片 电压 涉及 确保精确和 高级地
稳固的 传递 水平. 任何 补偿 电压 aris-
ing 在 这 增益-设置 放大器, 这 过滤 或者 这 com-
parator 是 cancelled 用 一个 内部的 自动-零 电路.
各自 encode 循环 begins 立即 following
这 assigned Transmit 时间-slot. 这 总的 信号
延迟 关联 至 这 开始 的 the 时间-slot 是 ap-
proximately 165
µ
s (预定的 至 这 Transmit 过滤)
加 125
µ
s (预定的 至 encoding 延迟), 这个 totals
290
µ
s. 数据 是 shifted 输出 在 D
X
0orD
X
1 在
这 选择 时间 slot 在 第八 rising edges 的
bclk.
解码器 和 RECEIVE 过滤
PCM 数据 是 shifted 在 这 Decoder’s Receive
PCM 寄存器 通过 这 D
R
0orD
R
1 管脚 在这 se-
lected 时间-slot 在 这 8 下落edges 的 bclk. 这
解码器 组成 的 一个 expanding DAC 和 也
Aor
µ
255 law 解码 典型的, 这个 是 se-
lected 用 这 一样 控制 操作指南使用 至 选择
这 Encode law 在 initialization. 下列的 这
解码器 是 一个 5th顺序 低-通过 切换 电容
过滤 和 integral Sin x/x 纠正 为 the 8 kHz
样本 和 支撑. 一个 可编程序的 增益 放大器,
这个 必须 是 设置 用 writing 至 这 Receive 增益
寄存器,是 包含,和最终一个 邮递-过滤/电源
放大器 有能力 的 驱动 一个 300
Ω
加载 至
±
3.5
v, 一个 600
Ω
加载 至
±
3.8 V 或者 15 k
Ω
加载 至
±
4.0 V
在 顶峰 超载.
一个 decode 循环 begins 立即 之后 各自 re-
ceive 时间-slot, 和 10
µ
s 后来的 这 解码器 DAC
输出 是 updated. 这 总的 信号 延迟 是 10
µ
s
加 120
µ
s (过滤 延迟) plus 62.5
µ
s (1/2 框架)
这个 给 大概 190
µ
s.
PCM 接口
这 FS
X
和 FS
R
框架 同步 输入 决定 这
beginning 的 这 8-位 transmit 和 receive 时间-
slots respectively. They 将 有 任何 持续时间
从 一个 单独的 循环 的 BCLK 至 一个 MCLK 时期
Low. 二 different relationships 将 是 estab-
lished 在the 框架同步 输入 和 这真实的
时间-slots 在 这 PCM busses 用 设置 位 3 在 这
控制 寄存器 (看 表格 2). 非 delayed 数据
模式 是 类似的 至 长-框架 定时 在 这
etc5050/60 序列 的 设备 : 时间-slots 是ing
nominally coincident 和 这 rising 边缘 的 这 ap-
propriate FS 输入. 这 alternative 是 至 使用 de-
layed 数据 mode 这个 是 类似的 至 短的-框架
同步 定时, 在 这个 各自 FS 输入 必须 是 高
在 least 一个 half-循环 的 BCLK 早期 比 这 时间-
slot.
这 时间-slot 分派电路 在 这 设备 能
仅有的 是 使用 和Delayed 数据 定时. 当 使用
时间-slot Assignment, 这 beginning 的 这 第一
时间-slot 在 一个 框架 是 identified 用 这 适合的
FS 输入. 这 真实的 transmit 和 receive 时间-slots
是 然后 决定 用 这 内部的 时间-slot 作-
signment counters. Transmit 和 Receive frames
和 时间-slots 将 是 skewed 从 各自 其它 用
任何 号码 的 BCLK 循环.
在 各自 assigned transmit 时间-slot, the se-
lected D
X
0/1 输出 shifts 数据 输出 从 这 PCM
寄存器 在 这 rising edges 的 bclk. TS
X
0 (或者
TS
X
1 作 适合的) 也 pulls 低 为 这 第一 7
1/2 位 时间 的 这 时间-slot 至 控制 这 触发-
状态 使能 的 一个 backplane 线条 驱动器. 串行
PCM 数据 是 shifted 在 这 选择 D
R
0/1 输入
在 各自 assigned Receive 时间 slot 在 这
下落 edges 的 bclk. D
X
0orD
X
1 和 D
R
0or
D
R
1 是 可选择的 在 这 TS5070 仅有的.
串行 控制 端口
Control 在formation 和 数据 是 写 在 或者
readback 从 COMBO IIG 通过 这 串行 控制
端口 consisting的 这 控制时钟 CCLK ; 这 串行
data 输入/output ci/o (或者 separate 输入 ci, 和
输出 CO 在 这 TS5070 仅有的) ; 和 这 碎片 se-
lect 输入 cs. 所有 控制 说明 需要 2
字节,作 列表 在t能1, 和 这例外的 一个 sin-
gle 字节 电源-向上/向下 command. 这 字节 1 位
一个re 使用d 作 follows: 位 7 specifies 电源-向上 或者
电源-向下; 位 6, 5, 4 和 3 具体说明 这 寄存器
地址; 位 2 specifies whether 这 说明 是
读 或者 写; 位 1 specifies 一个 一个 或者 二 字节 在-
TS5070 - TS5071
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