2001 Sep 06 9
飞利浦 半导体 产品 规格
全部地 整体的 dect transceiver UAA3545
程序编制
表格 1
串行 接口 寄存器
注释
1. 位 b5 是 这 msb 的 这 主要的 分隔物 系数; 这个 comprises 位 b5, b4, b3, b2, b1, b0 和 b6 (trx).
2. 测试 位 b23, b22, b21, b20, b16, b15, b14, b13, b12, b11, b10 必须 总是 是 编写程序 至 0.
3. 位 ‘SLIC’ = 1 forces 这 内部的 slicer 在. 在 这个 模式, 管脚 DATAM 是 连接 至 一个 外部 电容. 一起
和 一个 内部的 1 k
Ω
电阻, 它 定义 这 低 通过 时间 常量 为 这 slicer 门槛 电压. 当 这
位 ‘SLIC’ = 0, 这 管脚 rdatap 是 连接 直接地 至 这 demodulator 输出 和 delivers 一个 相似物 信号.
管脚 datam 也 reflects 这 demodulator 电压 没有 这 内部的 1 k
Ω
电阻 当 这 slcctr 管脚 是 高.
4. REFD sets 这 涉及 分隔物 比率 至 4, 8, 12 或者 16 (相应的 各自 至 一个 涉及 输入 频率 的
3.456, 6.912, 10.368 或者 13.824 mhz) (看 表格 4).
5. 位 ‘new’, 和 ‘spwr’ 选择 这 运行 模式 (看 表格 3).
6. 位 ‘PLL’ = 1 forces 这 pll 至 仍然是 在 当 这 vco 是 在.
7. 这 主要的 分隔物 比率 是 equal 至 2176 + 这 编写程序 值 (看 表格 2).
表格 2
主要的 分隔物 程序编制
表格 3
运行 模式 选择
表格 4
涉及 分隔物 比率 程序编制
寄存器 位 allocation
first 在 last 在
b23 至 b20 b19 b18, b17 b16 至 b10 b9 b8 b7 b6 b5 至 b0
(1)
测试
(2)
SLIC
(3)
REFD
(4)
测试
(2)
SPWR
(5)
PLL
(6)
新
(5)
TRX 主要的 分隔物
(7)
位
主要的 分隔物
比率
SYNTHESIZED
频率 (mhz)
b5 b4 b3 b2 b1 b0 b6 (trx)
二进制的 相等的 的 n 2176 + n 0.864
×
(2176 + n)
000000 0 2176 1880.064
010111 1 2223 1920.672
位
运行 模式
b9 (spwr) b7 (新)
0 0 正常的 模式 (模式 1)
0 1 减少 信号 模式 (模式 2)
1 0 做 不 使用
1 1 先进的 信号 模式 (模式 3)
位
涉及 分隔物 比率 涉及 输入 频率
b18 b17
0 0 4 3.456 MHz
0 1 16 13.824 MHz
1 0 8 6.912 MHz
1 1 12 10.368 MHz
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