W83194R-67B
初步的
发行 释放 日期: dec.. 1999
-6-修订 0.50
8.0 函数 descriPTION
8.1 电源 management 功能
所有 clocks 能 是 individually 使能 或者 无能 通过 这 2-线 控制 接口. 在 电源 向上,
外部 电路系统 应当 准许 3 ms 为 这 vco? 至 stabilize 较早的 至 enabling 时钟 输出 至 使确信
准确无误的 脉冲波 widths. 当 模式=0,管脚 15 和 46 是 输入 (pci_stop#), (cpu_stop#), 当
模式=1, 这些 功能 是 不 有. 一个 particular 时钟 可以 是 使能 作 两个都 这 2-线
串行 控制 接口 和 一个 的 这些 管脚 表明 那 它 应当 是 使能.
这 w83194r-67B将 是 无能 在 这 低 状态 符合 至 这 下列的 表格 在 顺序 至
减少 电源 消耗量. 所有 clocks 是 stopped 在 这 低 状态, 但是 维持 一个 有效的 高 时期
在 transitions 从 运动 至 停止. 这 cpu 和 pci clocks transform between 运动 和 停止 用
waiting 为 一个 积极的 边缘 在 pciclk_f followed 用 负的 边缘 在 这 时钟 的 interest, 之后
这个 高 水平 的 这 输出 是 也 使能 或者 无能.
cpu_stop# pci_stop# cpuclk 0:2,
sdram 0:11
PCI sdram_f,
cpu_f,pci_f
其它 clks
0 0 低 低 运动 运动
0 1 低 运动 运动 运动
1 0 运动 低 运动 运动
1 1 运动
运动
运动
运动
8.2 2-Wire i
2
c 控制 接口
这 时钟 发生器 是 一个 从动装置 i
2
c 组件 这个 能 是 读 后面的? the 数据 贮存 在 这
latches 为 verification. 所有 proceeding 字节 必须 是 sent 至 改变 一个 的 这 控制 字节. 这 2-
线 控制 接口 准许 各自 时钟 输出 individually 使能 或者 无能. 在 电源 向上, 这
W83194R-67b initializes 和 de故障 寄存器 settings, 和 然后 它 是 optional 至 使用 这 2-线 控制
接口.
这 sdata 信号 仅有的 改变 当 这 sdclk 信号 是 低, 和 是 稳固的 当 sdclk 是 高
在 正常的 数据 转移. 那里 是 仅有的 二 exceptions. 一个 是 一个 高-至-低 转变 在
sdata 当 sdclk 是 高 使用 至 表明 这 beginning 的 一个 数据 转移 循环. 这 其它 是 一个
低-至-高 转变 在 sdata 当 sdclk 是 高 使用 至 表明 这 终止 的 一个 数据 转移
循环. 数据 是 总是 sent 作 完全8-位 字节 followed 用 一个 acknowledge 发生.
字节 writing 开始 和 一个 开始 情况 followed 用 7-位 从动装置 地址 和 一个 写 command 位
[1101 0010], command 代号 checking [0000 0000], 和 字节 计数 checking. 之后 successful
reception 的 each 字节, 一个 acknowledge (低) 在 这 sdata 线 将 是 发生 用 这 时钟 碎片.
控制 能 开始 至 写 至 内部的 i
2
c 寄存器 之后 这 string 的 数据. 这 sequence 顺序 是 作
跟随:
: 点此下载
