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转变 连接 至 块 输入 是 unidirec-
tional, 作 是 块 输出, 它们 是 usable 仅有的 为
块 输入 连接 和 不 为 routing.
图示 8
illustrates routing 进入 至 逻辑 块 输入 变量,
控制 输入 和 块 输出. 三 类型 的 metal
resources 是 提供 至 accommodate 各种各样的 网络
interconnect (所需的)东西.
• 一般 目的 interconnect
• 直接 连接
• longlines (多路复用 busses 和 宽 和 门)
一般 目的 interconnect
一般 目的 interconnect, 作 显示 在 图示 9,
组成 的 一个 grid 的 five horizontal 和 five vertical metal
部分 located 在 这 rows 和 columns 的 逻辑
和 iobs. 各自 段 是 这 height 或者 宽度 的 一个 逻辑
块. 切换 matrices join 这 ends 的 这些 部分
和 准许 编写程序 interconnections 在 这
metal grid 部分 的 adjoining rows 和 columns. 这
switches 的 一个 unprogrammed 设备 是 所有 非-
组织. 这 连接 通过 这 转变 矩阵变换
将 是 established 用 这 自动 routing 或者 用 使用
editnet 至 选择 这 desired pairs 的 矩阵变换 管脚 至 是
连接 或者 disconnected. 这 legitimate 切换
矩阵变换 结合体 为 各自 管脚 是 表明 在 图示 10
和 将 是 突出 用 这 使用 的 这 显示-矩阵变换
command 在 这 xact 系统.
异步的 rd 这个, 当 使能 和 高, 是
首要的 在 clocked 输入. 所有 flip-flops 是 重置 用 这
起作用的-低 碎片 输入,
重置, 或者 在 这 配置
处理. 这 flip-flops share 这 使能 时钟 (ec) 这个,
当 低, recirculates 这 flip-flops’ 呈现 states 和
inhibits 回馈 至 这 数据-在 或者 combinatorial 函数
输入 在 一个 clb. 这 用户 将 使能 这些 控制 输入
和 选择 它们的 来源. 这 用户 将 也 选择 这
时钟 网 输入 (k), 作 好 作 它的 起作用的 sense 在里面 各自
clb. 这个 可编程序的 倒置 排除 这 需要 至
route 两个都 阶段 的 一个 时钟 信号 全部地 这 设备.
有伸缩性的 routing 准许 使用 的 一般 或者 单独的 clb
clocking.
这 combinatorial-逻辑 portion 的 这 clb 使用 一个 32 用 1
看-向上 表格 至 执行 boolean 功能. 变量
选择 从 这 five 逻辑 输入 和 二 内部的 块
flip-flops 是 使用 作 表格 地址 输入. 这 combina-
torial 传播 延迟 通过 这 网络 是 indepen-
dent 的 这 逻辑 函数 发生 和 是 尖刺 自由 为
单独的 输入 能变的 改变. 这个 技巧 能 gener-
ate 二 独立 逻辑 功能 的 向上 至 四 变量
各自 作 显示 在 图示 5a, 或者 一个 单独的 函数 的 five
变量 作 显示 在 图示 5b, 或者 一些 功能 的
七 变量 作 显示 在 图示 5c. 图示 6 显示 一个
modulo-8 二进制的 计数器 和 并行的 使能. 它 使用 一个
clb 的 各自 类型. 这 partial 功能 的 六 或者 七
变量 是 执行 使用 这 输入 能变的 (e) 至
dynamically 选择 在 二 功能 的 四 不同的
变量. 为 这 二 功能 的 四 变量 各自, 这
独立 结果 (f 和 g) 将 是 使用 作 数据 输入
至 也 flip-flop 或者 也 逻辑 块 输出. 为 这 单独的
函数 的 five 变量 和 merged 功能 的 六 或者
七 变量, 这 f 和 g 输出 是 完全同样的. sym-
metry 的 这 f 和 g 功能 和 这 flip-flops 准许 这
interchange 的 clb 输出 至 优化 routing efficiencies
的 这 网络 interconnecting 这 clbs 和 iobs.
可编程序的 interconnect
可编程序的-interconnection resources 在 这 逻辑
cell 排列 提供 routing paths 至 连接 输入 和
输出 的 这 iobs 和 clbs 在 逻辑 网络. inter-
连接 在 blocks 是 composed 的 一个 二-layer
grid 的 metal 部分. specially 设计 通过 transis-
tors, 各自 控制 用 一个 配置 位, 表格 程序-
mable interconnect 点 (pips) 和 切换 matrices
使用 至 执行 这 需要 连接 在
选择 metal 部分 和 块 管脚. 图示 7 是 一个
例子 的 一个 routed 网. 这 xact 开发 系统
提供 自动 routing 的 这些 interconnections. 在-
teractive routing (editnet) 是 也 有 为 设计
optimization. 这 输入 的 这 clbs 或者 iobs 是 multiplex-
ers 这个 能 是 编写程序 至 选择 一个 输入 网络
从 这 调整 interconnect 部分.
自从 这
图示 7.
一个 xact 视图 的 routing resources 使用 至 表格 一个 典型
interconnection 网络 从 clb ga.
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