xr68c92/192
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rev. p1.10
内部的 控制 逻辑
这 内部的 控制 逻辑 receives 运作 commands
从 这 central 处理 单位 (cpu) 和 发生
适合的 信号 至 这 内部的 sections 至 控制
设备 运作. 这 内部的 控制 逻辑 准许 交流-
cess 至 这 寄存器 在里面 这 xr68c92/192 和
执行 各种各样的 commands 用 解码 这 四 reg-
ister-选择 线条 (a1 通过 a4). besides 这 四
寄存器-选择 线条, 那里 是 三 其它 输入 至 这
内部的 控制 逻辑 从 这 r/-w (读/写), 这个
准许 读 和 写 transfers 在 这 cpu 和
xr68c92/192 通过 这 数据 总线 缓存区, -cs (碎片-select),
这个 是 这 xr68c92/192 碎片-选择, 和 -重置
(重置), 这个 initializes 或者 resets. 这 -dtack (数据
转移 acknowledge) 信号, 这个 是 asserted 在
读, 写, 或者 中断-acknowledge 循环, 是 这
内部的 控制 逻辑 输出. 这 -dtack 信号 indi-
cates 至 这 cpu 那 数据 有 被 latched 在 一个 cpu
写 循环 或者 那 有效的 数据 是 呈现 在 这 数据 总线
在 一个 cpu 读 循环 或者 -iack (中断-acknowl-
边缘) 循环.
定时 逻辑
这 定时 逻辑 组成 的 一个 结晶 振荡器, 一个 波特-
比率 发生器 (brg), 一个 可编程序的 16-位
计数器/计时器 (c/t), 和 四 时钟 selectors. 这
结晶 振荡器 运作 直接地 从 一个 3.6864 mhz
结晶 连接 横过 这 xtal1 和 xtal2 在-
puts 或者 从 一个 外部 时钟 的 这 适合的
频率 连接 至 xtal1. 这 xtal1 时钟
serves 作 这 基本 定时 涉及 为 这 波特-比率
发生器, 这 c/t, 和 其它 内部的 电路.
这 波特-比率 发生器 运作 从 这 xtal1
时钟 输入 和 能 发生 28 commonly 使用 数据
交流 波特 比率 ranging 从 50 至 230.4k 用
producing 内部的 时钟 输出 在 16 时间 这 真实的
波特 比率. 这 c/t 能 生产 一个 16x 时钟 为 其它
波特 比率 用 counting 向下 它的 编写程序 时钟
源. 其它 波特 比率 能 也 是 获得 用
连接 16x 或者 1x clocks 至 确实 输入 端口 管脚
那 有 alternate 功能 作 接受者 或者 传输者
时钟 输入. 四 时钟 selectors 准许 这 indepen-
dent 选择 的 任何 的 这些 波特 比率 为 各自
接受者 和 传输者. 用户 能 程序 这 16 位
c/t 在里面 这 xr68c92/192 至 使用 一个 的 一些 时钟
来源 作 它的 输入. 这 输出 的 这 c/t 是 有
至 这 内部的 时钟 selectors 和 能 也 是 pro-
grammed 至 呈现 在 并行的 输出 op3. 在 这 计时器
模式, 这 c/t acts 作 一个 可编程序的 分隔物 和 能
发生 一个 正方形的-波 输出 在 op3. 在 这 计数器
模式, 这 c/t 能 是 started 和 stopped 下面
程序 控制. 当 stopped, 这 cpu 能 读 它的
内容. 这 计数器 counts 向下 这 号码 的
脉冲 贮存 在 这 concatenation 的 这 c/t upper
寄存器 和 c/t 更小的 寄存器 和 生产 一个 inter-
rupt. 这个 是 一个 系统-朝向 特性 那 能 是 使用
至 record timeouts 当 implementing 各种各样的 applica-
tion protocols.
中断 控制 逻辑
这 下列的 寄存器 是 有关联的 和 这 中断
控制 逻辑:
•
中断 掩饰 寄存器 (imr)
•
中断 状态 寄存器 (isr)
•
auxiliary 控制 寄存器 (acr)
•
中断 vector 寄存器 (ivr)
一个 单独的 起作用的-低 中断 输出 (-int) 能 notify
这 处理器 那 任何 的 第八 内部的 events 有
occurred. 这些 第八 events 是 描述 在 这
discussion 的 这 中断 状态 寄存器 (isr). 用户
能 程序 这 中断 掩饰 寄存器 (imr) 至 准许
仅有的 确实 情况 至 导致 -int 至 是 asserted
当 这 cpu 能 读 这 isr 至 决定 所有
目前 起作用的 interrupting 情况. 当 一个 交流-
tive-低 中断 acknowledge 信号 (-iack) 从
这 处理器 是 asserted 当 这 xr68c92/192 有
一个 中断 pending, 这 xr68c92/192 将 放置 这
内容 的 这 中断 vector 寄存器 (ivr) 在 这
数据 总线 和 assert 这 数据 转移 acknowledge
信号 (-dtack). 如果 这 xr68c92/192 有 非 pending
中断, 它 ignores -iack 循环. 在 增加, 用户
能 程序 这 中断 输出 从 这 传输者,
这 接受者, 和 这 c/t 至 呈现 在 这 并行的 输出
管脚 op3 通过 op7.
数据 总线 缓存区
这 数据 总线 缓存区 提供 这 接口 在 这
外部 和 内部的 数据 buses. 它 是 控制 用 这
内部的 控制 逻辑 至 准许 读 和 写 数据 转移
行动 至 出现 在 这 controlling cpu 和
xr68c92/192 通过 这 第八 并行的 数据 线条 (d0
通过 d7).
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