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资料编号:751661
 
资料名称:CD74HC40105EE4
 
文件大小: 318K
   
说明
 
介绍:
High-Speed CMOS Logic 4-Bit x 16-Word FIFO Register
 
 


: 点此下载
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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
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引脚
cd54hc40105, cd54hct40105
(cerdip)
cd74hc40105, cd74hct40105
(pdip, soic)
顶 视图
加载 数据
数据 entered whenever 数据-在 准备好 (dir)
flag 高, 一个 转变 变换-在 (si)
输入. 这个 输入 必须 go 短促地 在之前 next
文字 accepted 先进先出. DIR flag go
短促地, 直到 数据 transferred 秒-
ond location. flag 仍然是 所有 16-文字 loca-
tions filled 有效的 数据, 更远 脉冲 SI
输入 将 是 ignored 直到 dir 变得 高.
unloading 数据
soon first 文字 rippled 输出, 数据-
输出 准备好 输出 (dor) 变得 数据 first 文字
输出. 数据 其它 words
移除 一个 负的-going 转变 变换-输出 输入
(
所以). 这个 负的-going 转变 导致 DOR 信号
go next 文字 moves 输出.
有效的 数据 先进先出, DOR 信号 go
又一次, signifying next 文字 准备好
输出. 先进先出 empty, DOR 仍然是 低,
任何 更远 commands ignored 直到 一个 “1” marker
ripples 向下 last 控制 寄存器 DOR 变得
高. 如果 unloading SI 高, (先进先出 全部) 数据
这 数据 输入 的 这 先进先出 是 entered 在 这 first location.
主控 重置
一个 主控 重置 (mr) sets 所有 控制
逻辑 marker “0”. DOR 变得 DIR 变得 高.
内容 数据 寄存器 changed, 仅有的
declared invalid, superseded first 文字
承载. 因此, MR clear 数据 在里面 寄存器
但是 仅有的 控制 逻辑. 如果 变换-在 flag (si)
主控 重置 脉冲波, 数据 呈现 输入 (d0
d3) 立即 moved first location 在之上
completion 的 这 重置 处理.
三-状态 输出
顺序 facilitate 数据 busing, 三-状态 输出 (q0
q3) 提供 数据 输出 线条, 加载
情况 寄存器 发现 状态
DOR 输出. 一个 三-状态 控制 flag (输出
使能 输入 oe) forces 输出 高-阻抗
止-状态 模式. 便条 变换-输出 信号, 不像
cd40105b, 独立 三-状态 输出
控制. cd40105b, 三-状态 控制 必须
shifted 变换-输出 信号
(数据 丧失 出现). 高-速 CMOS 版本
这个 restriction 有 被 eliminated.
Cascading
40105 倾泻 表格 变长 寄存器 simply
连接 DIR 所以 DOR si. 倾泻
模式, 一个 主控 重置 脉冲波 必须 应用 之后
供应 电压 转变 在. words wider 位,
DIR DOR 输出 必须 gated 一起
门. 它们的 输出 驱动 SI 所以 输入 并行的, 如果
expanding 是 完毕 在 两个都 方向 (看 计算数量 12 和 13).
函数的 图解
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16
9
13
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11
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3
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5
7
6
8
三-状态
DIR
SI
D0
D1
D2
D3
V
CC
DOR
Q0
Q1
Q2
Q3
MR
所以
控制
状态
Q0
Q1
Q2
Q3
控制
D0
D1
D2
D3
变换 输出
4
1
5
6
7
3
15
13
12
11
10
主控
9
变换 在
重置
14
2
数据-输出
数据-在
准备好
准备好
地 = 8
V
CC
= 16
三-
cd54hc40105, cd74hc40105, cd54hct40105, cd74hct40105
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