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82527
管脚 名字 管脚 类型 管脚 描述
AD0A0ICP io-i-i AddressData 总线 在 8-位 多路复用 mode
AD1A1CP io-i-i 地址 总线 在 8-位 非-多路复用 mode
AD2A2CSAS io-i-i 低 字节 的 AD 总线 在 16-位 多路复用 mode
AD3A3STE io-i 在 串行 接口 mode 这 下列的 管脚 有 这 下列的 meaning
AD4A4MOSI io-i-i AD0 ICP 空闲 时钟 极性
AD5A5 io-i AD1 CP 时钟 阶段
AD6A6SCLK io-i-i AD2 CSAS 碎片 选择 起作用的 状态
AD7A7 io-i AD3 STE 同步 Transmit 使能
AD6 SCLK 串行 时钟 输入
AD4 MOSI 串行 数据 输入
AD8D0P10 io-o-io 高 字节 的 AD 总线 在 16-位 多路复用 mode
AD9D1P11 io-o-io 数据 总线 在 8-位 非-多路复用 mode
AD10D2P12 io-o-io 低 速 IO port P1 管脚 在 8-位 多路复用 模式 和 串行 mode
端口 管脚 有 弱 pullups 直到 这 端口 是 配置 用 writing 至 9FH
AD11D3P13 io-o-io
和 AFH
AD12D4P14 io-o-io
AD13D5P15 io-o-io
AD14D6P16 io-o-io
AD15D7P17 io-o-io
P20 IO P2 在 所有 modes
P21 IO P26 是 INT

当 MUX
e
1 和 是 打开-drain
P22 IO P27 是 WRH

在 16-位 多路复用 mode
P23 IO
P24 IO
P25 IO
P26INT

io-o
P27WRH

io-i
Mode0 I 这些 管脚 选择 一个 的 这 四 并行的 interfaces 这些 管脚 是
weakly 使保持 低 在 reset
Mode1 I
Mode1 Mode0
0 0 8-位 多路复用  Intel
0 0 串行 接口 模式 entered 当 RD

e
0
WR

e
0 在之上 reset
0 1 16-位 多路复用  Intel
1 0 8-位 多路复用  非-intel
1 1 8-位 非-多路复用
ALEAS i-i ALE 使用 为 Intel modes
作 使用 为 非-intel modes 除了 模式 3 这个 管脚 必须 是 系 high
RD

IRD

使用 为 Intel modes
E I E 使用 为 非-intel modes 除了 模式 3 异步的 这个 管脚 必须
是 系 high
WR

WRL

IWR

在 8-位 Intel 模式 和 WRL

在 16-位 Intel mode
RW

I RW

使用 为 非-intel modes
准备好 O 准备好 是 一个 输出 至 同步 accesses 从 这 host
微控制器 至 这 82527 准备好 是 一个 打开-流 输出 至 这 host
MISO O
microcontroller MISO 是 这 串行 数据 输出 为 这 串行 接口
mode
DSACK0

O DSACK0

是 一个 打开-流 输出 至 同步 accesses 从 这 host
微控制器 至 这 82527
5

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82527 管脚名字管脚类型管脚描述 AD0A0ICP io-i-i AddressData 总线在 8-位多路复用 mode AD1A1CP io-i-i 地址总线在 8-位非-多路复用 mode AD2A2CSAS io-i-i 低字节的 AD 总线在 16-位多路复用 mode AD3A3STE io-i 在串行接口 mode 这下列的管脚有这下列的 meaning AD4A4MOSI io-i-i AD0 ICP 空闲时钟极性 AD5A5 io-i AD1 CP 时钟阶段 AD6A6SCLK io-i-i AD2 CSAS 碎片选择起作用的状态 AD7A7 io-i AD3 STE 同步 Transmit 使能 AD6 SCLK 串行时钟输入 AD4 MOSI 串行数据输入 AD8D0P10 io-o-io 高字节的 AD 总线在 16-位多路复用 mode AD9D1P11 io-o-io 数据总线在 8-位非-多路复用 mode AD10D2P12 io-o-io 低速 IO port P1 管脚在 8-位多路复用模式和串行 mode 端口管脚有弱 pullups 直到这端口是配置用 writing 至 9FH AD11D3P13 io-o-io 和 AFH AD12D4P14 io-o-io AD13D5P15 io-o-io AD14D6P16 io-o-io AD15D7P17 io-o-io P20 IO P2 在所有 modes P21 IO P26 是 INT  当 MUX e 1 和是打开-drain P22 IO P27 是 WRH  在 16-位多路复用 mode P23 IO P24 IO P25 IO P26INT  io-o P27WRH  io-i Mode0 I 这些管脚选择一个的这四并行的 interfaces 这些管脚是 weakly 使保持低在 reset Mode1 I Mode1 Mode0 0 0 8-位多路复用  Intel 0 0 串行接口模式 entered 当 RD  e 0 WR  e 0 在之上 reset 0 1 16-位多路复用  Intel 1 0 8-位多路复用  非-intel 1 1 8-位非-多路复用 ALEAS i-i ALE 使用为 Intel modes 作使用为非-intel modes 除了模式 3 这个管脚必须是系 high RD  IRD  使用为 Intel modes E I E 使用为非-intel modes 除了模式 3 异步的这个管脚必须是系 high WR  WRL  IWR  在 8-位 Intel 模式和 WRL  在 16-位 Intel mode RW  I RW  使用为非-intel modes 准备好 O 准备好是一个输出至同步 accesses 从这 host 微控制器至这 82527 准备好是一个打开-流输出至这 host MISO O microcontroller MISO 是这串行数据输出为这串行接口 mode DSACK0  O DSACK0  是一个打开-流输出至同步 accesses 从这 host 微控制器至这 82527 5

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