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82527
AC 特性 为 816-位 多路复用 Intel 模式 (模式 0 1)
Conditions V
CC
e
5V
g
10% V
SS
e
0V T
一个
eb
40

Cto
一个
125

C C
L
e
100 pF
标识 参数 最小值 最大值 情况
1t
XTAL
振荡器 频率 8 MHz 16 MHz
1t
SCLK
系统 时钟 频率 4 MHz 10 MHz
1t
MCLK
记忆 时钟 频率 2 MHz 8 MHz
t
AVLL
地址 有效的 至 ALE 低 75 ns
t
LLAX
地址 支撑 之后 ALE 低 10 ns
t
LHLL
ALE 高 时间 30 ns
t
LLRL
ALE 低 至 RD

低 20 ns
t
CLLL
CS

低 至 ALE 低 10 ns
t
QVWH
数据 建制 至 WR

高 27 ns
t
WHQX
输入 数据 支撑 之后 WR

高 10 ns
t
WLWH
WR

脉冲波 宽度 30 ns
t
WHLH
WR

高 至 Next ALE 高 8 ns
t
WHCH
WR

高 至 CS

高 0 ns
t
RLRH
RD

脉冲波 宽度 40 ns
这个 时间 是 长 足够的 至 initiate 一个 翻倍
读 循环 用 加载 这 高 速
寄存器 (04h 05h) 但是 是 too 短的 至
读 从 04H 和 05H (看 t
RLDV
)
t
RLDV
RD

低 至 数据 有效的 0 ns 55 ns
(仅有的 为 寄存器 02H 04H 05h)
t
RLDV1
RD

低 数据 至 数据 有效的 (为 寄存器
除了 02H 04H 05h)
为 读 循环 没有 一个 Previous 写
(1)
15 t
MCLK
一个
100 ns
为 读 循环 和 一个 Previous 写
(1)
35 t
MCLK
一个
100 ns
t
RHDZ
数据 Float 之后 RD

高 0 ns 45 ns
t
CLYV
CS

低 至 准备好 建制 32 ns V
OL
e
10V
Condition 加载 电容 在 这 准备好 40 ns V
OL
e
045V
Output 50 pF
t
WLYZ
WR

低 至 准备好 Float 为 一个 写 循环 145 ns
如果 非 Previous 写 是 Pending
(2)
t
WHYZ
终止 的 Last 写 至 准备好 Float 为 一个 写 2 t
MCLK
一个
100 ns
循环 如果 一个 Previous 写 循环 是 起作用的
(2)
t
RLYZ
RD

低 至 准备好 Float
(为 寄存器 除了 02H 04H 05h)
为 读 循环 没有 一个 Previous 写
(1)
2t
MCLK
一个
100 ns
为 读 循环 和 一个 Previous 写
(1)
4t
MCLK
一个
100 ns
8

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82527 AC 特性为 816-位多路复用 Intel 模式 (模式 0 1) Conditions V CC e 5V g 10% V SS e 0V T 一个 eb 40  Cto 一个 125  C C L e 100 pF 标识参数最小值最大值情况 1t XTAL 振荡器频率 8 MHz 16 MHz 1t SCLK 系统时钟频率 4 MHz 10 MHz 1t MCLK 记忆时钟频率 2 MHz 8 MHz t AVLL 地址有效的至 ALE 低 75 ns t LLAX 地址支撑之后 ALE 低 10 ns t LHLL ALE 高时间 30 ns t LLRL ALE 低至 RD  低 20 ns t CLLL CS  低至 ALE 低 10 ns t QVWH 数据建制至 WR  高 27 ns t WHQX 输入数据支撑之后 WR  高 10 ns t WLWH WR  脉冲波宽度 30 ns t WHLH WR  高至 Next ALE 高 8 ns t WHCH WR  高至 CS  高 0 ns t RLRH RD  脉冲波宽度 40 ns 这个时间是长足够的至 initiate 一个翻倍读循环用加载这高速寄存器 (04h 05h) 但是是 too 短的至读从 04H 和 05H (看 t RLDV ) t RLDV RD  低至数据有效的 0 ns 55 ns (仅有的为寄存器 02H 04H 05h) t RLDV1 RD  低数据至数据有效的 (为寄存器除了 02H 04H 05h) 为读循环没有一个 Previous 写 (1) 15 t MCLK 一个 100 ns 为读循环和一个 Previous 写 (1) 35 t MCLK 一个 100 ns t RHDZ 数据 Float 之后 RD  高 0 ns 45 ns t CLYV CS  低至准备好建制 32 ns V OL e 10V Condition 加载电容在这准备好 40 ns V OL e 045V Output 50 pF t WLYZ WR  低至准备好 Float 为一个写循环 145 ns 如果非 Previous 写是 Pending (2) t WHYZ 终止的 Last 写至准备好 Float 为一个写 2 t MCLK 一个 100 ns 循环如果一个 Previous 写循环是起作用的 (2) t RLYZ RD  低至准备好 Float (为寄存器除了 02H 04H 05h) 为读循环没有一个 Previous 写 (1) 2t MCLK 一个 100 ns 为读循环和一个 Previous 写 (1) 4t MCLK 一个 100 ns 8

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