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at17lv65/128/256/512/010/002/040
2321e–cnfg–06/03
数据
三-状态 数据 输出 为 配置. 打开-集电级 bi-directional 管脚 为
程序编制.
CLK
时钟 输入. 使用 至 increment 这 内部的 地址 和 位 计数器 为 读 和
程序编制.
WP1
写 保护 (1). 使用 至 保护 portions 的 记忆 在 程序编制. dis-
abled 用 default 预定的 至 内部的 拉-向下 电阻. 这个 输入 管脚 是 不 使用 在
fpga 加载 行动. 这个 管脚 是 仅有的 有 在 at17lv512/010/002 设备.
重置/oe
输出 使能 (起作用的 高) 和 重置 (起作用的 低) 当 ser_en是 高. 一个 低
水平的 在 重置
/oe resets 两个都 这 地址 和 位 counters. 一个 高 水平的 (和 ce
低) 使能 这 数据 输出 驱动器. 这 逻辑 极性 的 这个 输入 是 可编程序的 作
也 重置/oe
或者 重置/oe. 为 大多数 产品, 重置 应当 是 编写程序
起作用的 低. 这个 文档 describes 这 管脚 作 重置
/oe.
WP
写 保护 (wp) 输入 (当 ce是 低) 在 程序编制 仅有的 (ser_en低).
当 wp 是 低, 这 全部 记忆 能 是 写. 当 wp 是 使能 (高), 这
最低 块 的 这 记忆 不能 是 写. 这个 管脚 是 仅有的 有 在
at17lv65/128/256 设备.
WP2
写 保护 (2). 使用 至 保护 portions 的 记忆 在 程序编制. dis-
abled 用 default 预定的 至 内部的 拉-向下 电阻. 这个 输入 管脚 是 不 使用 在
fpga 加载 行动. 这个 管脚 是 仅有的 有 在 at17lv512/010 设备.
管脚 描述
名字 i/o
at17lv65/
at17lv128/
在17LV256
at17lv512/
AT17LV010 AT17LV002 AT17LV040
8
插件/
lap/
SOIC
20
PLCC
20
SOIC
8
插件/
LAP
20
PLCC
20
SOIC
8
插件/
lap/
SOIC
20
PLCC
20
SOIC
44
PLCC
44
TQFP
44
PLCC
44
TQFP
数据
i/
O
122121121240240
CLKI244243243543543
WP1I––––5––5–––––
重置/OE
I36636836819131913
WP2I –7––7–––––
CE
I4 8 8 4 8 10 4 8 1021152115
地 5 10 10 5 10 11 5 10 11 24 18 24 18
CEO
O
61414614
13
614
13
27 21 27 21
A2 I – –
READYO– – – – 15 – – 15 – 29232923
ser_en
I 7 17 17 7 17 18 7 17 18 41 35 41 35
V
CC
8 2020 8 2020 8 202044384438
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